JPS5924461B2 - メインメモリ−を再構成する方法と実施回路網 - Google Patents
メインメモリ−を再構成する方法と実施回路網Info
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- JPS5924461B2 JPS5924461B2 JP48103358A JP10335873A JPS5924461B2 JP S5924461 B2 JPS5924461 B2 JP S5924461B2 JP 48103358 A JP48103358 A JP 48103358A JP 10335873 A JP10335873 A JP 10335873A JP S5924461 B2 JPS5924461 B2 JP S5924461B2
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- bit
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- memory
- module
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- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/76—Masking faults in memories by using spares or by reconfiguring using address translation or modifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/04—Addressing variable-length words or parts of words
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0607—Interleaved addressing
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F12/02—Addressing or allocation; Relocation
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- G06F13/14—Handling requests for interconnection or transfer
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- G06F13/18—Handling requests for interconnection or transfer for access to memory bus based on priority control
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- Techniques For Improving Reliability Of Storages (AREA)
- Hardware Redundancy (AREA)
- Memory System (AREA)
Description
【発明の詳細な説明】
分野
本発明は、一般にコンピユータの記憶装置に関し、更に
詳細にはプログラム制御の下でｍ−ウエイ．インターリ
ーフアドレス方式又はｋ−ウエイ．インターリーフアド
レス方式で動的動作が町能な複数個のメモリーモジユー
ルを有する記憶装置に関する。
詳細にはプログラム制御の下でｍ−ウエイ．インターリ
ーフアドレス方式又はｋ−ウエイ．インターリーフアド
レス方式で動的動作が町能な複数個のメモリーモジユー
ルを有する記憶装置に関する。
背景
コンピユータ装置の効率を改善するため、素子及び回路
の基本速度の改善、更にまた機能的組織の改善が行なわ
れてきた。
の基本速度の改善、更にまた機能的組織の改善が行なわ
れてきた。
機能的組織によりコンピユータ装置の速度を高めるため
に、メインメモリーを並列的に呼出し得るいくつかのメ
モリーモジ．ユ４−ルに分割することが行なわれてきた
。更に、メインメモリーの各モジユールは独立のアレー
に組織される。例えば、２モジユール装置にち・いては
、モジユール１は全ての偶数番号アドレスを含む第１ア
レーを含みモジユール２は全ての奇数番号アドレスを含
む第２のアレーを含む。従つて、記憶ロケーシヨンは２
つのアレーに互い違いになつて卦Ｄ１このような場合に
は記憶装置は２−ウエイ・インターリーフ記憶装置とし
て公知な構成になる。記憶装置はｎ−ウエイ．インター
リーフになシ得るが、しかしながら・・−トウエアのコ
ストの点から実際には制約がある。インターリーフアド
レス方式の１つの大きな欠点は、ある１つのメモリーモ
ジユールが故障すると記憶装置全体が作動しなくなるこ
とである。
に、メインメモリーを並列的に呼出し得るいくつかのメ
モリーモジ．ユ４−ルに分割することが行なわれてきた
。更に、メインメモリーの各モジユールは独立のアレー
に組織される。例えば、２モジユール装置にち・いては
、モジユール１は全ての偶数番号アドレスを含む第１ア
レーを含みモジユール２は全ての奇数番号アドレスを含
む第２のアレーを含む。従つて、記憶ロケーシヨンは２
つのアレーに互い違いになつて卦Ｄ１このような場合に
は記憶装置は２−ウエイ・インターリーフ記憶装置とし
て公知な構成になる。記憶装置はｎ−ウエイ．インター
リーフになシ得るが、しかしながら・・−トウエアのコ
ストの点から実際には制約がある。インターリーフアド
レス方式の１つの大きな欠点は、ある１つのメモリーモ
ジユールが故障すると記憶装置全体が作動しなくなるこ
とである。
従つて、インターリーフアドレスモードを２つ以上とし
、それによつて、ｍ−ウエイ．インターりーブモードで
動作している装置がｋ−ウエイ・インターリーフモード
で動作するように再構成できることが望ましい。更に、
メインメモリーの任意の部分がインターリーフアドレス
方式のいづれにかかわらずアドレス指定できることも望
ましい。従つて、本発明の目的は、改善したコンピユー
タ記憶装置を提供することである。本発明の他の目的は
、ｍ−ウエイ及びｋ−ウエイのインターリーフアドレス
方式になり得るｍ個のメインメモリーモジユールを有す
る記憶装置を提供することである。
、それによつて、ｍ−ウエイ．インターりーブモードで
動作している装置がｋ−ウエイ・インターリーフモード
で動作するように再構成できることが望ましい。更に、
メインメモリーの任意の部分がインターリーフアドレス
方式のいづれにかかわらずアドレス指定できることも望
ましい。従つて、本発明の目的は、改善したコンピユー
タ記憶装置を提供することである。本発明の他の目的は
、ｍ−ウエイ及びｋ−ウエイのインターリーフアドレス
方式になり得るｍ個のメインメモリーモジユールを有す
る記憶装置を提供することである。
更に本発明の他の目的は、所定数のグループに分けてｍ
又はｋ（ｋ−ｍ／２）のインターリーフアドレス方式に
プログラム制御下で結合可能なｍ個のメインメモリーモ
ジユールに対する動的インターリーフアドレス方式を提
供することである。
又はｋ（ｋ−ｍ／２）のインターリーフアドレス方式に
プログラム制御下で結合可能なｍ個のメインメモリーモ
ジユールに対する動的インターリーフアドレス方式を提
供することである。
要約要約すると、４−ウエイあるいは２−ウエイのイン
ターリーフアドレス方式に構成さわる典型的な４個のメ
モリーモジユールを提供することにより、本発明の上記
目的が達成される。
ターリーフアドレス方式に構成さわる典型的な４個のメ
モリーモジユールを提供することにより、本発明の上記
目的が達成される。
記憶装置の正規動作は４−ウエイ・インターリーフ方式
にあ・いて成される。任意の１つのメモリーモジユール
が故障すると、プログラム制御によつて再構成され最初
の記憶装置の少なくとも半分のメモリー容量（アドレス
はＯからＸ／２−１まで、但しＸは最初のメモリー容量
に等しい）を有する２−ウエイ・インターリーフ装置が
正しく動作するように再構成される。メモリー装置の残
りの半分（アドレスはＸ／２からＸ−１まで）はアドレ
ス指定可能なままであるが、記憶装置のこの部分に対す
る呼出しは予期しない結果を生むことになる。全てのメ
モリーに対してアドレス指定を可能にして｝くことは、
診断処理にとつて極めてよい。他のモード数も使用し得
るが典型的には３つの構成モードがあり、正規の動作モ
ードはモジユールが４−ウエイ．インターリーフアドレ
ス方式て構成されている場合であり、エラーのない状態
である。
にあ・いて成される。任意の１つのメモリーモジユール
が故障すると、プログラム制御によつて再構成され最初
の記憶装置の少なくとも半分のメモリー容量（アドレス
はＯからＸ／２−１まで、但しＸは最初のメモリー容量
に等しい）を有する２−ウエイ・インターリーフ装置が
正しく動作するように再構成される。メモリー装置の残
りの半分（アドレスはＸ／２からＸ−１まで）はアドレ
ス指定可能なままであるが、記憶装置のこの部分に対す
る呼出しは予期しない結果を生むことになる。全てのメ
モリーに対してアドレス指定を可能にして｝くことは、
診断処理にとつて極めてよい。他のモード数も使用し得
るが典型的には３つの構成モードがあり、正規の動作モ
ードはモジユールが４−ウエイ．インターリーフアドレ
ス方式て構成されている場合であり、エラーのない状態
である。
更に、２つの再構成モードがあり１これらは、１つの不
艮モジユールをメモリーアドレス領域の上半分に隔離し
、メモリーアドレス領域の下半分で動作を確保する。こ
の再構成方式に｝いては、２つのモジユールが故障する
とき（それには６つの組合せがあり、例えばモジユール
Ｏと１が故障した場合、又はモジユール２と３が故障し
た場合）は、１つのモジユールが故障した場合と同じ減
少メモリー容量を与えるように再構成され得るという付
照的な利点がある。従つて、それら全ての故障組合せの
場合に再構成モードＲ１あるいはＲ２でメモリーの下半
分に卦けるメモリー動作は確保し更にメモリーの上半分
及び下半分のすべてに対するアドレス指定を可能にする
ことができる。以下図面を参照して本発明を詳記する。
艮モジユールをメモリーアドレス領域の上半分に隔離し
、メモリーアドレス領域の下半分で動作を確保する。こ
の再構成方式に｝いては、２つのモジユールが故障する
とき（それには６つの組合せがあり、例えばモジユール
Ｏと１が故障した場合、又はモジユール２と３が故障し
た場合）は、１つのモジユールが故障した場合と同じ減
少メモリー容量を与えるように再構成され得るという付
照的な利点がある。従つて、それら全ての故障組合せの
場合に再構成モードＲ１あるいはＲ２でメモリーの下半
分に卦けるメモリー動作は確保し更にメモリーの上半分
及び下半分のすべてに対するアドレス指定を可能にする
ことができる。以下図面を参照して本発明を詳記する。
好適実施例
第１Ａ図一第１Ｃ図及び第４Ａ図一第４Ｃ図を参照する
と、メインメモリー（ＭＭＳ）の３つの構成図が示され
ている。
と、メインメモリー（ＭＭＳ）の３つの構成図が示され
ている。
第１Ａ図及び第４Ａ図は正規モードの動作であり、モジ
ユールＯ−３を４ウエイ．インターリーフアドレス方式
で示している。それら４つのモジユールは完全にインタ
ーリーフされてメモリーアドレススペースを構成するた
め、第１Ａ図にあ・いては並列に配置されて示されてい
る。第４Ａ図を参照すると、ＭＭＳＯモジユールＯにあ
る２つの３６ビツトワード（語）の夫々を示す２つのア
ドレススペース１，２が示されている。本実施例では、
インターリーフは２ワードずつで行なわれる。同様に、
ワードJャhレススペース３と４はＭＭＳｌモジユール１
にあり、ワードアドレススペース５と６はＭＭＳ２モジ
ユール２にあり、及びワードアドレススペース７と８は
ＭＭＳ３モジユール３にある。この行程は次にまた始め
から繰ｖ返され、ワードアドレススペース９と１０はＭ
ＭＳＯモジユールＯにあジ以下任意のワード番号につい
ても同様である。正規モードの動作では、アドレススペ
ースビツト２７（２７はＭＢＡ２７３Ｏｌ２７はＭＢＡ
２７４Ｏで示される）と２８（２８はＭＢＡ２８３Ｏ、
２８はＭＢＡ２８４Ｏで示される）はＭＭＳの任意のモ
ジユールを指定するのに使われる（第３図参照）第３図
に｝いて、正規モード動作（これは、第２図の回路に卦
いては、プロツク８００Ｂの素子８３２の出力ＮＲＥＣ
Ｎｌ３によジ示される）の場合のビツト位置２７と２８
は組合さつてモジユールを選択するの【使われる。再び
第４Ａ図を参照すると、ビツト２７とビツト２８の組合
せ（第２図に卦いては、プロツク８００Ａのゲート８４
１に人力されるＭＢＡ２７４ＯとＭＢＡ２８４Ｏ）は、
ＭＭＳＯをアドレス指定し、ビツト２７とビツト２８の
組合せはＭＭＳｌをアドレス指定し、ビツト２７とビツ
ト２８（第２図に訃いては、プロツク８００Ａのゲート
８４８１ｆ−入力されるＭＢＡ２７３ＯとＭＢＡ２８４
Ｏ）ｖまＭＭＳ２をアドレス指定し、更にビツト２７と
ビツト２８の組合せはＭＭＳ３をアドレス指定する。第
１Ｂ図及び第４Ｂ図（２メガバイト装置にのみ有効）を
参照すると再構成モードＲ１が示されている。
ユールＯ−３を４ウエイ．インターリーフアドレス方式
で示している。それら４つのモジユールは完全にインタ
ーリーフされてメモリーアドレススペースを構成するた
め、第１Ａ図にあ・いては並列に配置されて示されてい
る。第４Ａ図を参照すると、ＭＭＳＯモジユールＯにあ
る２つの３６ビツトワード（語）の夫々を示す２つのア
ドレススペース１，２が示されている。本実施例では、
インターリーフは２ワードずつで行なわれる。同様に、
ワードJャhレススペース３と４はＭＭＳｌモジユール１
にあり、ワードアドレススペース５と６はＭＭＳ２モジ
ユール２にあり、及びワードアドレススペース７と８は
ＭＭＳ３モジユール３にある。この行程は次にまた始め
から繰ｖ返され、ワードアドレススペース９と１０はＭ
ＭＳＯモジユールＯにあジ以下任意のワード番号につい
ても同様である。正規モードの動作では、アドレススペ
ースビツト２７（２７はＭＢＡ２７３Ｏｌ２７はＭＢＡ
２７４Ｏで示される）と２８（２８はＭＢＡ２８３Ｏ、
２８はＭＢＡ２８４Ｏで示される）はＭＭＳの任意のモ
ジユールを指定するのに使われる（第３図参照）第３図
に｝いて、正規モード動作（これは、第２図の回路に卦
いては、プロツク８００Ｂの素子８３２の出力ＮＲＥＣ
Ｎｌ３によジ示される）の場合のビツト位置２７と２８
は組合さつてモジユールを選択するの【使われる。再び
第４Ａ図を参照すると、ビツト２７とビツト２８の組合
せ（第２図に卦いては、プロツク８００Ａのゲート８４
１に人力されるＭＢＡ２７４ＯとＭＢＡ２８４Ｏ）は、
ＭＭＳＯをアドレス指定し、ビツト２７とビツト２８の
組合せはＭＭＳｌをアドレス指定し、ビツト２７とビツ
ト２８（第２図に訃いては、プロツク８００Ａのゲート
８４８１ｆ−入力されるＭＢＡ２７３ＯとＭＢＡ２８４
Ｏ）ｖまＭＭＳ２をアドレス指定し、更にビツト２７と
ビツト２８の組合せはＭＭＳ３をアドレス指定する。第
１Ｂ図及び第４Ｂ図（２メガバイト装置にのみ有効）を
参照すると再構成モードＲ１が示されている。
モードＲ，に｝いで故障はモジユール２か３のいづれか
、又はモジユール２と３の双方にある。従つて第１Ｂ図
に示されるように、メモリーアドレススペースは２分割
され、そしてモジユール２と３がメモリーアドレス領域
の上半分に置かれて２−ウエイ．インターリーフとなる
ようにかつモジユール０と１が下半分に置かれて２−ウ
エイ．インターリーフとなるように再構成されている。
第４Ｂ図から判るように、各３６ビツトワードはワード
１，２，３及び４はまだ夫々ＭＭＳＯとＭＭＳ，にある
が、ワード５，６，７及び８はもはやＭＭＳ２とＭＭＳ
３にはなく、夫々ＭＭＳＯと１ＭＳ１にあるよう組織さ
れている。また、ビツト位置１１及び２８は、再構成し
た状態Ｒ１又はＲ２に卦いて任意のＭＭＳモジユールを
アドレス指定するのに使用されることは明らかである。
従つて、再構成した状態Ｒ１では２つのビツト１１と２
８はモジユール０をアドレス指定し、ビツト１１と２８
はモジユール１をアドレス指定し、ビツト１１と２８は
モジユール２をアドレス指定し、更にビツト１１と２８
はモジユール３をアドレス指定する。第１Ｃ図｝よび第
４Ｃ図は、故障がモジユール０かモジユール１、又はモ
ジユール０とモジユール１の両方にある場合の再構成し
たモードＲ２の形式をプロツク図で示している。
、又はモジユール２と３の双方にある。従つて第１Ｂ図
に示されるように、メモリーアドレススペースは２分割
され、そしてモジユール２と３がメモリーアドレス領域
の上半分に置かれて２−ウエイ．インターリーフとなる
ようにかつモジユール０と１が下半分に置かれて２−ウ
エイ．インターリーフとなるように再構成されている。
第４Ｂ図から判るように、各３６ビツトワードはワード
１，２，３及び４はまだ夫々ＭＭＳＯとＭＭＳ，にある
が、ワード５，６，７及び８はもはやＭＭＳ２とＭＭＳ
３にはなく、夫々ＭＭＳＯと１ＭＳ１にあるよう組織さ
れている。また、ビツト位置１１及び２８は、再構成し
た状態Ｒ１又はＲ２に卦いて任意のＭＭＳモジユールを
アドレス指定するのに使用されることは明らかである。
従つて、再構成した状態Ｒ１では２つのビツト１１と２
８はモジユール０をアドレス指定し、ビツト１１と２８
はモジユール１をアドレス指定し、ビツト１１と２８は
モジユール２をアドレス指定し、更にビツト１１と２８
はモジユール３をアドレス指定する。第１Ｃ図｝よび第
４Ｃ図は、故障がモジユール０かモジユール１、又はモ
ジユール０とモジユール１の両方にある場合の再構成し
たモードＲ２の形式をプロツク図で示している。
第１Ｃ図から判るように、モジユール０と１はメモリー
アドレス領域の上半分に配置されて２−ウエイ．インタ
ーリーフにされかつモジユール２と３はアドレス領域の
下半分に配置されて２−ウエイ．インターリーフにされ
る。第４Ｃ図から判るように、利用者によつて使用し得
るワード組織はシフトして、ワード１，２，３、及び４
は夫々ＭＭＳ２とＭＭＳ３にあり、更にワード５，６，
７及び８は夫々ＭＭＳ２とＭＭＳ３にある。この手順は
記憶装置の容量までの任意の数のワードに対して繰り返
される。第３図を参照すると、正規状態と再構成した状
態の双方に訃いてモジユールとＭＭＳ内のワードとをア
ドレス指定する書式が示されている。
アドレス領域の上半分に配置されて２−ウエイ．インタ
ーリーフにされかつモジユール２と３はアドレス領域の
下半分に配置されて２−ウエイ．インターリーフにされ
る。第４Ｃ図から判るように、利用者によつて使用し得
るワード組織はシフトして、ワード１，２，３、及び４
は夫々ＭＭＳ２とＭＭＳ３にあり、更にワード５，６，
７及び８は夫々ＭＭＳ２とＭＭＳ３にある。この手順は
記憶装置の容量までの任意の数のワードに対して繰り返
される。第３図を参照すると、正規状態と再構成した状
態の双方に訃いてモジユールとＭＭＳ内のワードとをア
ドレス指定する書式が示されている。
この書式は、２メガバイトの記憶容量の場合であつてビ
ツト１１〜２８が使用され、従つて正規時に｝いてもビ
ツト８，９及び１０は使用されない。他の記憶容量の場
合にもこれと同じタイプの書式が使用でき、小さい記憶
容量の場合にはより少ないビツト数でよくまた大きい記
憶容量の場合にはより多くのビツト数が必要となる。本
実施例の２メガバイト構成に卦いては、メモリを２分す
る最上位ビツト１１がモジユール選択ビツトの１つとし
て選択される。第３図を検討すると、モジユール選択ビ
ツトを別にすると再構成モードでは正規モードに比較す
るとＭＭＳに対するワードアドレスビツトは左に１ビツ
トだけシフトされていることが判る。これは２進数の桁
のシフトを表わし、正規モードでアドレス指定したのと
同じメモリースペース全体のアドレス指定を可能にする
が、利用者の利用できるワードを良好なメモリー、即ち
故障のない半分のメモリーに再配置する。これによつて
正規状態で行つたと同じような態様で再構成したメモリ
ーを介してアドレスワードが進行することを可能にする
。上述の再構成モードにち一いては、ユーザーのアクセ
スはオペレーテイングシステムにより操作される。
ツト１１〜２８が使用され、従つて正規時に｝いてもビ
ツト８，９及び１０は使用されない。他の記憶容量の場
合にもこれと同じタイプの書式が使用でき、小さい記憶
容量の場合にはより少ないビツト数でよくまた大きい記
憶容量の場合にはより多くのビツト数が必要となる。本
実施例の２メガバイト構成に卦いては、メモリを２分す
る最上位ビツト１１がモジユール選択ビツトの１つとし
て選択される。第３図を検討すると、モジユール選択ビ
ツトを別にすると再構成モードでは正規モードに比較す
るとＭＭＳに対するワードアドレスビツトは左に１ビツ
トだけシフトされていることが判る。これは２進数の桁
のシフトを表わし、正規モードでアドレス指定したのと
同じメモリースペース全体のアドレス指定を可能にする
が、利用者の利用できるワードを良好なメモリー、即ち
故障のない半分のメモリーに再配置する。これによつて
正規状態で行つたと同じような態様で再構成したメモリ
ーを介してアドレスワードが進行することを可能にする
。上述の再構成モードにち一いては、ユーザーのアクセ
スはオペレーテイングシステムにより操作される。
この再構成に対するオペレータの可視性は次の如くであ
る。即ち、（１）モジユール全体の故障はコンソールの
メツセージにより表示される。（２）再構成は、ＣＰＵ
メンテナンスパネルのスイツチ又は後で後べるジアッパ
ーキャップによつて実行される。（３）本システムは再
び初期化され再起動される。動作はメインメモリーの半
分の容量で進行し、従つてＣＰＵの能力はほぼ２０％減
となる。（４）本システムは、故障モジユールの修理後
正規構成及び動作に復旧される。第２図を参照して、如
何にして再構成モードが選択され、如何にして再構成モ
ードの特定モジユールがアドレス指定されるかを説明す
る。
る。即ち、（１）モジユール全体の故障はコンソールの
メツセージにより表示される。（２）再構成は、ＣＰＵ
メンテナンスパネルのスイツチ又は後で後べるジアッパ
ーキャップによつて実行される。（３）本システムは再
び初期化され再起動される。動作はメインメモリーの半
分の容量で進行し、従つてＣＰＵの能力はほぼ２０％減
となる。（４）本システムは、故障モジユールの修理後
正規構成及び動作に復旧される。第２図を参照して、如
何にして再構成モードが選択され、如何にして再構成モ
ードの特定モジユールがアドレス指定されるかを説明す
る。
例として、記憶装置が再構成モードＲ１で動作している
と仮定する。所望の再構成モードを示す信号群がピン８
０１，８０２、及び８０３に印カロされる。もし再構成
モードＲ，が所望ならばピン８０２に印カロされる信号
ＵＮＲＣｌｌＳは高位状態であ楓一方再構成モードＲ２
が所望ならば高位状態の信号ＵＮＲＣＮ２，Ｓがピン８
０３に印力Ｄされる。ピン８０１に印加される信号ＵＮ
Ｒ２４ｌＳが高位状態であるときは、２つの２−ウエイ
ーインターリーブモードへのメモリーの再構成をＣＰＵ
が要求していることを示す。もしこの例のように再構成
状態Ｒ１が所望ならば、ＣｐＵからの信号ＵＮＲＣｌｌ
Ｓはピン８０２に訃いて高位状態である。高位状態信号
ＵＮＲＣｌｌＳはＡＮＤゲート８０５、増幅器８０８、
ＡＮＤゲート８１０、増幅器８１２、ＡＮＤゲート８１
９、及び増幅器８２４を介して伝送され、メモリーが再
構成状態に再構成されることを示す信号ＮＲＥＣＹ，３
を発生する。この２メガバイトのメモリー装置の再構成
状態に卦いて任意のメモリーモジユールをアドレス指定
するには、前述したようにビツト１１とビツト２８が所
定の組合せにあることが必要である。第４Ｂ図と第４Ｃ
図とは、再構成状態に｝いて特定のモジユールをアドレ
ス指定するビツトの組合せを示している。本例では、記
憶装置は再構成モードＲ，での動作が希望されていると
仮定して卦り、更にＭＭＳのアドレス指定が希望されて
いる。信号ＭＢＡｌｌ３Ｏはジアッパーキャップ８５３
に印加される。即ち、アドレスビツト１１を示す信号Ｍ
ＢＡｌｌ３Ｏはジアッパーキャップ８５３に印カロされ
、ここからの信号が０Ｃ（入出力制御装置）で発生され
更にＭＳＳ（メインストレージシーケンサ）に伝送され
る。第４Ｂ図及び第４Ｃ図に示すように、前述のパター
ンでのビツト１１とビツト２８の特定の組合せは、再構
成状態Ｒ，及びＲ２にあ一いて所定のモジユールを選択
するのに使われる。ビツト２８は第２図のゲート８４０
及び８４７に印加される（ＭＢＡ２８４Ｏは２８を示す
）。信号ＭＢＡｌｌ３Ｏ（即ちＩＯＣからＭＳＳへのア
ドレスビツト１１）は信号ＮＩＲＣ４ｌＯ（即ちＩＯＣ
再構成ピツト番号４）として現われる。この信号ＮＩＲ
Ｃ４ｌＯは、ＡＮＤゲート８５９及び８６２に印カロさ
れる。ＡＮＤゲート８６２を通るこの信号を追跡すると
、ゲート８６２は付勢されてこの信号をインバータ８６
３へそしてＡＮＤゲート８７６の１つの入力端子へ与え
る。ＡＮＤゲート８７６への他の入力は信号ＵＮＲＣｌ
ｌＳに由来する信号ＮＲＥＣｌｌＯであ只再構成モード
Ｒ，を示す。（再構成状態ＲｌＶＣ．ふ・ける種々の信
号経路を追跡するのに便利なように破線で示している）
。ＡＮＤゲート８７６への両入力信号が高位状態である
と、ＡＮＤゲートは付勢されて高位状態信号が増幅器８
７８へ印加？れ、アドレス領域内の下側モジユールが選
択されることを示す信号ＮＩＳ２ＮｌＯを発生する。こ
の信号ＮＩＳ２ＮｌＯｌｆｉＡＮＤゲート８４０に１つ
の入力として印加される。ＡＮＤゲート８４０への他の
入力信号は以下に述べる。信号ＮＲＥＣＹｌ３はＡＮＤ
ゲート８４０への入力信号であＶ１メインメモリーが再
構成状態にあることを示している。
と仮定する。所望の再構成モードを示す信号群がピン８
０１，８０２、及び８０３に印カロされる。もし再構成
モードＲ，が所望ならばピン８０２に印カロされる信号
ＵＮＲＣｌｌＳは高位状態であ楓一方再構成モードＲ２
が所望ならば高位状態の信号ＵＮＲＣＮ２，Ｓがピン８
０３に印力Ｄされる。ピン８０１に印加される信号ＵＮ
Ｒ２４ｌＳが高位状態であるときは、２つの２−ウエイ
ーインターリーブモードへのメモリーの再構成をＣＰＵ
が要求していることを示す。もしこの例のように再構成
状態Ｒ１が所望ならば、ＣｐＵからの信号ＵＮＲＣｌｌ
Ｓはピン８０２に訃いて高位状態である。高位状態信号
ＵＮＲＣｌｌＳはＡＮＤゲート８０５、増幅器８０８、
ＡＮＤゲート８１０、増幅器８１２、ＡＮＤゲート８１
９、及び増幅器８２４を介して伝送され、メモリーが再
構成状態に再構成されることを示す信号ＮＲＥＣＹ，３
を発生する。この２メガバイトのメモリー装置の再構成
状態に卦いて任意のメモリーモジユールをアドレス指定
するには、前述したようにビツト１１とビツト２８が所
定の組合せにあることが必要である。第４Ｂ図と第４Ｃ
図とは、再構成状態に｝いて特定のモジユールをアドレ
ス指定するビツトの組合せを示している。本例では、記
憶装置は再構成モードＲ，での動作が希望されていると
仮定して卦り、更にＭＭＳのアドレス指定が希望されて
いる。信号ＭＢＡｌｌ３Ｏはジアッパーキャップ８５３
に印加される。即ち、アドレスビツト１１を示す信号Ｍ
ＢＡｌｌ３Ｏはジアッパーキャップ８５３に印カロされ
、ここからの信号が０Ｃ（入出力制御装置）で発生され
更にＭＳＳ（メインストレージシーケンサ）に伝送され
る。第４Ｂ図及び第４Ｃ図に示すように、前述のパター
ンでのビツト１１とビツト２８の特定の組合せは、再構
成状態Ｒ，及びＲ２にあ一いて所定のモジユールを選択
するのに使われる。ビツト２８は第２図のゲート８４０
及び８４７に印加される（ＭＢＡ２８４Ｏは２８を示す
）。信号ＭＢＡｌｌ３Ｏ（即ちＩＯＣからＭＳＳへのア
ドレスビツト１１）は信号ＮＩＲＣ４ｌＯ（即ちＩＯＣ
再構成ピツト番号４）として現われる。この信号ＮＩＲ
Ｃ４ｌＯは、ＡＮＤゲート８５９及び８６２に印カロさ
れる。ＡＮＤゲート８６２を通るこの信号を追跡すると
、ゲート８６２は付勢されてこの信号をインバータ８６
３へそしてＡＮＤゲート８７６の１つの入力端子へ与え
る。ＡＮＤゲート８７６への他の入力は信号ＵＮＲＣｌ
ｌＳに由来する信号ＮＲＥＣｌｌＯであ只再構成モード
Ｒ，を示す。（再構成状態ＲｌＶＣ．ふ・ける種々の信
号経路を追跡するのに便利なように破線で示している）
。ＡＮＤゲート８７６への両入力信号が高位状態である
と、ＡＮＤゲートは付勢されて高位状態信号が増幅器８
７８へ印加？れ、アドレス領域内の下側モジユールが選
択されることを示す信号ＮＩＳ２ＮｌＯを発生する。こ
の信号ＮＩＳ２ＮｌＯｌｆｉＡＮＤゲート８４０に１つ
の入力として印加される。ＡＮＤゲート８４０への他の
入力信号は以下に述べる。信号ＮＲＥＣＹｌ３はＡＮＤ
ゲート８４０への入力信号であＶ１メインメモリーが再
構成状態にあることを示している。
信号ＮＲＥＣＹｌ３は次の経路を経てＡＮＤゲート８４
０に到達する。即ち、ピン８０２、ＡＮＤゲート８０５
、増幅器８０８、ＡＮＤゲート８１０、増幅器８１２、
ＡＮＤゲート８１９、及び増幅器８２４である。ＡＮＤ
ゲート８４０へ印加される他の入力信号はＮＩＯＣＤｌ
Ｏであわ、この信号は入出力制御装置（ＩＯＣ）がメイ
ンストレージシーケンサ（ＭＳＳ）の制御を有している
ことを示す。ＡＮＤゲート８４０への最後の入力信号は
ビツト２８を示すＭＢＡ２８４Ｏであ穴この信号は再構
成した状態Ｒ１に｝いてモジユール０を選択するために
ビツト１１と共に必要なビツトの１つである。これらの
入力信号の全てが高位状態であるとＡＮＤゲート８４０
は付勢され、ＡＮＤゲート８３７へ信号を入力する。Ａ
ＮＤゲート８３７への他の入力信号は信号ＭＮＢＺＯＯ
Ｏであシ、この信号は、これが表わすステートメント（
即ち、メインメモリーモジユールがビジーでない）が真
のとき高位状態である。モジユール０がビジーでないと
仮定すると、信号ＭＮＢＺＯＯＯは高位状態であり、Ａ
ＮＤゲート８３７を付勢し増幅器８３８に高位状態信号
を印力口し、従つてメインメモリーモジユール０、即ち
ＭＭＳに対してＧＯ（進行）信号ＮＭＧＯＯｌＴを発生
する。再構成モードＲ１に卦いてモジユール２の選択を
付勢するＡＮＤゲート８４７は、ＡＮＤゲート８４０と
同様に信号ＮＲＥＣＹｌ３，ＮＩＯＣＤｌＯ及びＭＢＡ
２８４Ｏを受ける。
０に到達する。即ち、ピン８０２、ＡＮＤゲート８０５
、増幅器８０８、ＡＮＤゲート８１０、増幅器８１２、
ＡＮＤゲート８１９、及び増幅器８２４である。ＡＮＤ
ゲート８４０へ印加される他の入力信号はＮＩＯＣＤｌ
Ｏであわ、この信号は入出力制御装置（ＩＯＣ）がメイ
ンストレージシーケンサ（ＭＳＳ）の制御を有している
ことを示す。ＡＮＤゲート８４０への最後の入力信号は
ビツト２８を示すＭＢＡ２８４Ｏであ穴この信号は再構
成した状態Ｒ１に｝いてモジユール０を選択するために
ビツト１１と共に必要なビツトの１つである。これらの
入力信号の全てが高位状態であるとＡＮＤゲート８４０
は付勢され、ＡＮＤゲート８３７へ信号を入力する。Ａ
ＮＤゲート８３７への他の入力信号は信号ＭＮＢＺＯＯ
Ｏであシ、この信号は、これが表わすステートメント（
即ち、メインメモリーモジユールがビジーでない）が真
のとき高位状態である。モジユール０がビジーでないと
仮定すると、信号ＭＮＢＺＯＯＯは高位状態であり、Ａ
ＮＤゲート８３７を付勢し増幅器８３８に高位状態信号
を印力口し、従つてメインメモリーモジユール０、即ち
ＭＭＳに対してＧＯ（進行）信号ＮＭＧＯＯｌＴを発生
する。再構成モードＲ１に卦いてモジユール２の選択を
付勢するＡＮＤゲート８４７は、ＡＮＤゲート８４０と
同様に信号ＮＲＥＣＹｌ３，ＮＩＯＣＤｌＯ及びＭＢＡ
２８４Ｏを受ける。
ＡＮＤゲート８４７への最後の入力信号ＮＩＳ２ＡｌＯ
は、ＡＮＤゲート８７２に与えられるＵＮＲＣｌｌＳに
由来するＮＲＥＣｌｌＯと、ＡＮＤゲート８５９，８５
６及び増幅器８５７を介して与えられるビツト１１を表
わすＮＩＲＣ４ｌＯとから発生され、高位状態のときア
ドレス領域内の上側のモジユール（即ち、モジユール２
，３）が選択されることを示す。以上の信号によりＡＮ
Ｄゲート８４７が付勢されるとき、その他の条件を満た
すならば、増幅器８４９はモジユール２に対しＧＯ信号
ＮＭＧＯ２ｌＴ゛を発生する。第２図を同じように解析
することによつて任意の構成に｝いて任意のメモリーモ
ジユールがアドレス指定されることが判る。
は、ＡＮＤゲート８７２に与えられるＵＮＲＣｌｌＳに
由来するＮＲＥＣｌｌＯと、ＡＮＤゲート８５９，８５
６及び増幅器８５７を介して与えられるビツト１１を表
わすＮＩＲＣ４ｌＯとから発生され、高位状態のときア
ドレス領域内の上側のモジユール（即ち、モジユール２
，３）が選択されることを示す。以上の信号によりＡＮ
Ｄゲート８４７が付勢されるとき、その他の条件を満た
すならば、増幅器８４９はモジユール２に対しＧＯ信号
ＮＭＧＯ２ｌＴ゛を発生する。第２図を同じように解析
することによつて任意の構成に｝いて任意のメモリーモ
ジユールがアドレス指定されることが判る。
符号記号の解説
信号論理名 定 義ＮＢＵＦφ１
１バツフアあるいはＣＰ指定フラグ信号１ＮＢＵＦφ１
２バツフアあるいはＣＰ指定フラグ信号２ＮＢＵＦφ１
３〃 〃 ３ＮＢＵＦφ１４
〃 〃 ４ＮＢＵＦφ１５〃
〃 ５ＮＢＵＦφ１６〃
〃 ６ＮＭＡ２１１ＲＭＭＳア
ドレスピツト２１ＮＭＡ２２１Ｒ〃 〃 ２
２ ＮＭＡ２３１Ｒ〃 〃 ２３ ＮＭＧ０φ１φ メインメモリーモジユｉルφＧＯ信号
ＮＭＧＯｌｌφ 〃 〃 ＧＯ信号ＮＭＧ
Ｏ２ｌφ 〃 〃 ＧＯ信号ＮＭＧＯ３
ｌφ 〃 〃 ＧＯ信号ＭＮＢＺφφφ
メインメモリーモジユｉルφビジー否定（Ｂｕｓｙ−
ＮＯｔ）ＭＮＢＺ２φφ 〃 〃 １ビジー否
定（Ｂｕｓｙ−ＮＯｔ）〃 ＭＮＢＺ２φφ 〃 〃 ２ビジー否定（Ｂｕ
ｓｙ−ＮＯｔ）ＭＮＢＺ３φφ 〃 〃 ３ビ
ジー否定（Ｂｕｓｙ−ＮＯｔ）ＵＢＡＰ３３φ ＮＵＡ３Ｂｌφ ＵＢＡ２８３φ ＮＣＯＮＬｌφ ＮＣＰＯＤｌφ ＮＵＳ２Ｎｌφ ＮＵＳ２Ａｌφ ＭＢＡＰ２３φ ＮＩＡ３Ｂｌφ ＮＩＯＣφ１φ ＮＩＯＣＡ２φ ＮＭＩＯＲ２φ ＮＩＯＣＤｌφ ＮＩＳ２Ｎｌφ ＣＰアドレスバリテイビツト ３ ＣＰアドレスバイト ２バリテイチ エツク ＣＰアドレスビツト ２８ ＣＰだけ指定したフラグ信号 ＣＰＧＯ遅延 再構成モードでのＣＰ下部モジユー ル選択 ＣＰＧＯりセツト信号 １０Ｃアドレスパリテイチエツク ビツト２ １０Ｃアドレスバイト３バリテイ チエツク １０Ｃ制御機能指定プラグ １０Ｃだけ否定（ＡｌＯｎｅｎＯｔ） １０Ｃ保留否定（ＲｅｓｅｒｖａｔｉＯｎｎＯｔ）１０
ＣＧ０遅延再構成モードでのＩＯＣ下部モジユ ール選択 信号論理名 定 義ＮＩＳ２Ａｌ
φ再構成モードでのＩＯＣ上部モジユール選択ＮＩＯＣ
ＴｌφＭＳＳに対するＩＯＣＧＯＮＢＵＦＡ２φバツフ
アだけ否定（ＡｌＯｎｅ−ＮＯｔ）ＢＮＭＧＯｌφバツ
フア ＧＯＢＮＡＰ３３φ バツフアアドレスパリテイ
ビツト３ＮＢＡ３Ｂ１φバツフアアドレスバイト３パリ
テイチエツクＮＢＯＮＬｌｌバッファだけの指定フラグ
信号ＮＭＢＧＯｌφバツフアに対するＩＯＣＧＯ信号Ｍ
ＢＲＷＳｌφ ＩＯＣ書込み信号ＮＢＳ２Ｎｌφ再構成
モードでのバツフア下部モジユール選択ＮＢＳ２Ａｌφ
再構成モードでのバツフア上部モジユール選択ＮＲＥＣ
Ｎｌ３再構成モード否定 ＮＲＥＣＹｌ３ＭＭＳ再構成なし（増幅器３）ＮＲＥＣ
Ｎｌ４ＭＭＳ非再構成モードＮＲＥＣＹｌ４ＭＭＳ再構
成よし（増幅器４）ＮＭＳＳＺｌφＭＭＳビジー（Ｂｕ
ｓｙ）ＮＰＡＣＢｌφ アドレスパリテイチエツクイン
ヒビツトＮＩＡＰＣｌφ ＩＯＣアドレスパリテイチエ
ツクインヒビツトＮＡＰＭＤｌφアドレスパリテイ−モ
ードＮＡＰ３φ１φ ＩＯＣアドレスバイト３パリテイ
チエツクＮＭＳＳＺ４２ＭＳＳビジーでない（ＮＯｔＢ
ｕｓｙ）ＵＢＡ２７３φ ＣＰアドレスビツト２７ＮＭ
Ａ２１１ＴＭＭＳインターフエース信号に対するアドレ
スビツト２１ＮＭＡ２２１ＴＭＭＳインターフエース信
号に対するアドレスビツト２２ＮＭＡ２３１ＴＭＭＳイ
ンターフエース信号に対するアドレスビツト２３ＮＭＡ
２４１ＴＭＭＳインターフエース信号に対するアドレス
ビツト２４ＮＭＡ２５１ＴＭＭＳインターフエース信号
に対するアドレスビツト２５ＮＭＡ２６１ＴＭＭＳイン
ターフエース信号に対するアドレスビツト２６ＮＭＧ０
φ１ＴＭＭＳモジユールＯに対するインターフエンスＧ
Ｏ信号ＮＭＧＯｌｌＴＭＭＳモジユール１に対するイン
ターフエースＧＯ信号信号論理名 ＮＭＧＯ２ｌＴ ＮＭＧＯ３ｌＴ ＸＮ２ｌ ＸＮ２ｌ ＭＢＡ２ｌｌＳ ＮＭＧＯＲｌＳ ＭＢＡ２２ｌＳ ＭＢＡ２２ｌＳ ＭＢＡ２４ｌＳ ＭＢＡ２５１Ｓ ＭＢＡ２６１Ｓ ＭＢＡ２７１Ｓ ＭＢＡ２８１Ｓ ＮＸＵ ＭＢＡＰ２１Ｓ ＭＢＡＰ３１Ｓ ＭＢＧ０Ｒ１Ｓ ＭＢＲＷＳ１Ｓ ＭＢＭＧ０１Ｓ ＭＭＰ４８１φ ＭＭＰ４９ｌφ ＭＭＰ５Ｏｌφ ＭＭＰ５ｌｌφ ＭＭＰ５２ｌφ ＭＭＰ５３ｌφ ＭＭＰ５４ｌφ ＮＢＣＧＯＩφ ＭＭＰ５５ｌφ ＭＭＰ５６ｌφ 定 義 ＭＭＳモジユール２に対するインタ ーフエースＧＯ信号 ＭＭＳモジユール３に対するインタ ーフエースＧＯ信号 ＭＭＳに対するインターフエース ＧＯ信号使用せず ＭＭＳに対するインターフエース ＧＯ信号使用せず ＭＭＳビツト２１に対するＩＯＣアドレスゼネラルＧＯ
りセツト内部ＭＳＳ ＭＳＳに対するＩＯＣアドレスビツト２２〃
〃 ２３〃
〃 ２４〃 〃
２５〃 〃
２６〃 〃 ２７〃
〃 ２８使用せずＭＳ
Ｓに対するＩＯＣアドレスパＩルイビツト２〃
〃 〃 ３１０Ｃに対するＭＳ
ＳＧＯりセツトＭＭＳに対するＩＯＣ読出しあるい は書込み バツフアに対するＳＳを介けこＧＯ信号 パリテイチエツクビツト４８に対す るＩＯＣ書込データ パリテイチエツクビツト４９に対す るＩＯＣ書込データ パリテイチエツクビツト５０に対す るＩＯＣ書込データ パリテイチエツクビツト５１に対す るＩＯＣ書込データ パリテイチエツクビツト５２に対す るＩＯＣ書込データ パリテイチエツクビツト５３に対す るＩＯＣ書込データ パリテイチエツクビツト５４に対す るＩＯＣ書込データ バツフアあるいはＣＰＵＧＯ パリテイチエツカビツト５５に対す るＩＯＣ書込データ パリテイチエツカビツト５６に対す るＩＯＣ書込データ 信号論理名 ＭＭＰ５７ｌφ ＭＭＰ５８ｌφ ＭＭＰ５９ｌφ ＭＭＰ６φ１φ ＭＭＰ６ｌｌφ ＭＭＰ６２ｌφ ＭＭＰ６３ｌφ ＭＭＰＰ７ｌφ ＮＩＢＰφ１φ ＮＩＢＰｌｌφ ＮＩＢＰ２ｌφ ＮＩＢＰ３ｌφ ＮＩＢＰ４ｌφ ＮＩＢＰ５ｌφ ＭＭＢＰ６ｌφ ＮＢＢＰφ１φ ＮＢＢＰｌｌφ ＮＢＢＰ２ｌφ ＮＢＢＰ３ｌφ ＮＢＢＰ４ｌφ ＮＢＢＰ５ｌφ ＮＢＢＰ６ｌφ ＮＢＢＰ７ｌφ ＢＮＰ４８ｌφ ＢＮＰ４９ｌφ ＢＮＰ５Ｏｌφ ＢＮＰ５ｌｌφ ＢＮＰ５２ｌφ ＢＮＰ５３ｌφ 定 義 パリティチエッカビツト５７に対す るＩＯＣ書込データ パリテイチエツカビツト５８に対す るＩＯＣ書込データ パリティチェッヵビツト５９に対す るＩＯＣ書込データ パリテイチエツカビツト６０に対す るＩＯＣ書込データ パリテイチエツカビツト６１に対す るＩＯＣ書込データ パリテイチエツカビツト６２に刈す るＩＯＣ書込データ パリテイチエツカビツト６３に対す る０Ｃ書込データ １０Ｃ書込みデータパリテイチエツ クバイト７ ０Ｃバイト０パリテイエラーチエツク 〃 １ 〃 〃 ２ 〃 〃 ３ 〃 〃 ４ 〃 〃 ５ 〃 １０Ｃ書込みデータバイト６パリティ バツフアバイトφパリテイエラー 〃 １ 〃 〃 ２ 〃 〃 ３ 〃 〃 ４ 〃 〃 ５ 〃 〃 ６ 〃 〃 ７ 〃 パリテイチエツカビツト４８に対す るＣＰ書込データ パリテイチエツカビツト４９に対す るＣＰ書込データ パリテイチエツカビツト５０に対す るＣＰ書込データ パリテイチエツカビツト５１に対す るＣＰ書込データ パリテイチェッカピット５２に対す るＣＰ書込データ パリテイチエツカビツト５３に対す るＣＰ書込データ 信号論理名 ＢＮＰ５４ｌφ ＢＮＰ５５ｌφ ＢＮＰ５６ｌφ ＢＮＰ５７ｌφ ＢＮＰ５８ｌφ ＢＮＰ５９ｌφ ＢＮＰ６Ｏｌφ ＢＮＰ６ｌｌφ ＢＮＰ６２ｌφ ＢＮＰ６３ｌφ ＢＮＰＰ７ｌφ ＮＩＣＹＣｌφ ＮＣＣＹＣｌφ ＮＢＣＹＣｌφ ＮｌＥＴＭｌφ ＮＩＮＥＴｌφ ＮＩＡＰＢｌφ ＭＮＩＭＥｌφ ＮＩＷＥＳｌφ ＮＩＯＣφ３４ ＮＣＥＴＭ１φ ＮＣＮＥＴｌφ ＮＵＡＰＢｌφ ＭＮＣＭＥｌφ ＮＣＷＥＳｌφ ＮＣＰφφ３６ ＭＮＷＡＢ１φ ＵＢＷＡＢ３φ ＵＮＩＮＴ３φ ＮＩＤＰＣｌｌ ＮＢＥＴＭｌφ ＮＭＡＫＣφφ 定 義 パリテイチエツカビツト５４に対す るＣＰ書込データ パリテイチェッカピット５５に対す るＣＰ書込データ パリテイチエツカビツト５６１ｆ，対す るＣＰ書込データ パリテイチエツカビツト５７に対す るＣＰ書込データ パリテイチエツカビツト５８に対す るＣＰ書込データ パリテイチエツカビツト５９に対す るＣＰ書込データ パリテイチエツカビツト６０に対す るＣＰ書込データ パリテイチエツカビツト６１に対す るＣＰ書込データ パリテイチエツカビツト６２に対す るＣＰ書込データ パリテイチエツカビツト６３に対す るＣＰ書込データ ＣＰ書込データパリテイチエツクバイト７内部に発生し
たＩＯＣサイクル 内部に発生したＣＰサイクル 内部に発生したバツフアサイクル １０Ｃ書込みアポート鎖錠 （ＡｄＯｒｔｌａｔｃｈ） １０Ｃ再試行可能なエラー鎖錠 １０Ｃパリテイチエツクインヒビツト １０Ｃマスクパリテイエラー 再試行不可能なエラーストローブ ＭＳＳに対するＩＯＣ制御信号 ＣＰ書込みアポート鎖錠 Ｃｐ再試行可能なエラー鎖錠 ＣＰパリテイチエツクインヒビツト ＣＰマスクパリテイエラー 再試行不可能なエラーストロープ ＭＳＳｆ）ＣＰ指定制御 １０Ｃ書込みアポート ＣＰＵ書込みアポート ＣＰイニシヤライズ インヒビツトデータパリテイチエク バツフア書込みアポート鎖錠 メモリーアクノウレツジ（ＡｃｋｎＯｗｌｅｄｇｅ）信
号論理名ＮＩＡＫＳ２φ ＮＢＡＫＳ２φ ＮＣＡＫＳ２φ ＮＩＮＸＭｌφ ＮＩＯＣＴｌφ ＮＵＮＸＭｌφ ＮＣＰφφ１６ ＮＢＮＸＭ１φ ＮＢＵＦφ１５ ＮＵＳＥＣ１φ ＮＢＮＥＲｌφ ＮＢＥＲＳｌφ ＮＢＲＥＲｌφ ＮＩＢＰ６ｌφ ＮＩＢＰ７ｌφ ＮＢＢＰ６ｌφ ＮＢＢＰ７ｌφ ＮＭＡＣＫｌφ ＮＢＡＣＫｌφ ＮＵＡＣＫｌφ ＮＭＢＺφφφ ＮＭＢＺｌφφ ＮＭＢＺ２φφ ＮＭＢＺ３φφ ＮＴＡＣＫＩφ ＮＢＮＥＭｌφ ＮｌＡＰＣｌφ ＮＩＤＰＣｌφ ＮＩＤＰＣ３φ ＮＢＲＤＳｌφ ＮＲＥＣｌｌφ ＮＲＥＣ２ｌφ ＮＲＥＣＹＩＩ ＮＲＥＣＹｌ２ ＮＲＥＣＹｌ３ ＮＲＥＣＹｌ４ ＮＲＥＣＮｌｌ ＮＲＥＣＮｌ２ ＮＲＥＣＮｌ３ ＮＲＥＣＮｌ４ ＮＢＮＥＴ１φ 定 義 制御否定 １０Ｃアクノウレツジ否定 ＢＵＦ〃 ＣＰＵ〃 １０Ｃ非存在メモリーチエツク １０ＣＧ０信号 ＣＰ非存在メモリーチエツク ＭＳＳ（７）ＣＰ指定制御 バツフア非存在メモリーチエツク ＭＳＳのバツフア指定制御 ＣＰ単一エラー訂正 バツフア非再試行可能エラー バツフアエラーストローブ バツフア再試行可能エラー １０Ｃ不良バイト６パリテイチエツク 〃 〃 ７ 〃 バツフアバイト６バリテイエラーチエツク〃
７ 〃 １０Ｃアクノウレツジ ＢＵＦ〃 ＣＰＵ〃 ＭＭＳモジュｉルφビジー否定（ＢｕｓｙｎＯｔ）〃
１ 〃 〃〃
２ 〃 〃〃 ３ 〃
〃ＭＳＳビジーをりセツトするＭＳＳア
クノウレツジ バツフア非存在メモリーチエツク インヒビツトデータパリテイチエツク インヒビツトアドレスパリテイチエツク 〃 〃 〃ＢＵ
Ｆ／ＣＰ読出しストローブ再構成モードＲ１ 再構成モードＲ２ ＭＭＳ再構成モードドライバ１ 〃 〃 ２ 〃 〃 ３ 〃 〃 ４ ＭＭＳ非再構成モードドライバ１ 〃 〃 ２ 〃 〃 ３〃
〃 ４ ＢＵＦ非再構成エラーラッチストローブ 信号論理名 定 義ＮＢＡφ８３
φ ＭＳＳアドレスビツト８に対するＩＯＣＭＢＡφ９
３０〃 ９ 〃ＭＢＡｌφ３φ
〃 １０〃ＭＢＡｌｌ３φ
〃 １１〃ＭＢＡｌ２３φ 〃
１２〃ＭＢＡｌ３３φ 〃 １３
〃ＭＢＡｌ４３φ 〃 １４〃ＮＢ
Ｓ２Ａｌφ再構成モードに卦けるＢＵＦ．上部モジユー
ル選択ＮＢＳ２Ｎｌφ再構成モードにおけるＢＵＦ．下
部モジユール選択ＮＩＮＸＭｌφ ＩＯＣ非存在メモリ
ーチエツクＮ［ＪＮＯ４ｌφＣＰ〃 〃ＮＢＮ
ＸＭｌφ ＢＵＦ〃 〃 ＮＩＮＭ２ｌφ ＩＯＣ非存有メモリーチエツクビツト
２ＮＩＮＭ１１φ 〃 〃
１ＮＩＮＭφ１φ 〃 〃
φＸφφ アースＮＲＣＧｌφφ論理 １ ＭＢＡφ８３φ ＭＳＳアドレスビツト８に刈する１０
ＣＭＢＡφ９３φ 〃 ９
〃ＭＢＡｌφ３φ ＭＳＳアトνスビツ日φに対する
ＩＯＣＭＢＡｌｌ３φ 〃 １１〃Ｍ
ＢＡｌ２３φ 〃 １２〃ＭＢＡｌ３
３φ 〃 １３〃ＭＢＡｌ４３φ
〃 １４〃ＮＩＲＣφ１φ ＩＯＣ再構
成ビツト ０ＮＩＲＣ１１φ 〃 〃 １
ＮＩＲＣ２１φ 〃 〃 ２ＮＩＲＣ３１
φ 〃 〃 ３ＮＩＲＣ４１φ 〃
〃 ４ＮＵＮＭ２１φ ＣＰ非存在メモリーチ
エツク ビツト２ＮＵＮＭ１１φ 〃
〃 １ＮＵＮＭφ１φ 〃
〃 φＮＵＲＣφ１φ ＣＰ
再構成ビツト φＮＵＲＣｌｌφ 〃
１ ＮＵＲＣ２１φ 〃 ２ ＮＵＲＣ３１φ 〃 ３ ＮＵＲＣ４１φ 〃 ４ ＮＢＮＭ２１φ バツフア非存在メモリーチエツクピツ
ト２ＮＢＮＭ１１φ 〃 〃
１ＮＢＮＭφ１φ 〃
〃 φＮＢＲＣ２ｌφバツフア再構成ビツト
２信号論理名 ＢＮＡｌ４３φ ＮＢＡＣｌｌφ ＮＢＲＣφ１φ ＮＢＲＣ３ｌφ ＮＢＲＣ４ｌφ ＮＩＮＭ３ｌφ ＮＩＮＭ４ｌφ ＮＩＮＭ５ｌφ ＮＩＮＭ８ｌφ ＮＩＮＭ７ｌφ ＮＩＮＭ６ｌφ ＮＵＮＭ４ｌφ ＮＵＮＭ５ｌφ ＮＵＮＭ３ｌφ ＮＵＮＭ８ｌφ ＮＵＮＭ７ｌφ ＮＵＮＭ６ｌφ ＮＢＮＭ４ｌφ ＮＢＮＭ５ｌφ ＮＢＮＭ８ｌφ ＮＢＮＭ７ｌφ ＮＢＮＭ６ｌφ ＮＵＭＲＥｌＳ ＮＵＲＥＲｌＳ ＮＵＮＥＲｌＳ ＮＵＷＲＣｌＳ ＮＵＭＭＮｌＳ ＵＮＭＭφ１Ｓ ＵＮＭＭ１１Ｓ ＵＮＭＭ２１Ｓ ＮＵＮＥＭ１Ｓ ＵＮＲ２４１Ｓ ＵＮＲＣ１１Ｓ ＮＭＡＣＫ１Ｓ ＮＭＲＤＳ１Ｓ ＮＭＲＥＲ１Ｓ ＮＭＮＥＲｌＳ ＮＭＥＲＳｌＳ 団ｗ腎℃１Ｓ 定 義 Ｃｐ／バツフアアドレスビツト１４ バツフア再構成ビツト１ 〃 〃 φ 〃 〃 ３ 〃 〃 ４ １０Ｃ非存在メモリーチエツクビツト３ 〃 〃 ４ 〃 〃 ５〃
〃 ８〃 〃
７〃 〃
６ＣＰ非存在メモリーチエツクビツト ４ 〃 〃 ５〃
〃 ３ 〃 〃 ８ 〃 〃 ７〃
〃 ６バツフア非存在メモリーチ
エツクビツト４〃 〃
５〃 〃 ８〃
〃 ７〃
〃 ６ｃｐ読出しデータエラーに対するＭ
Ｓ ＣＰ再試行可能なエラーに対するＭＭＳ ＣＰ非再試行可能なエラーに対する ＭＭＳ ＣＰ書込み取消しに対するＭＳＳ ＣＰモード要求（−１） ＣＰモード要求 φ ＣＰモード要求 １ ＣＰモード要求 ２ ＣＰ非存在メモリーに対するＭＳＳ ＭＭＳ再構成モードに対するＣＰ 〃 〃
１／Ｏメモリーアクノウレツジに対するＭＭＳ ｌ／０読出レトローブに対するＭＭＳ ｌ／Ｏ再試行可能ストロープに対す るＭＭＳ Ｉノ０非再試行町能エラーに対する ＭＭＳ ｌ／Ｏエラーストローフド対するＭＭＳ ｌ／０書込み取消しに対するＭＭＳ 信号論理名 定 義ＭＮＡＣＫｌ
ＴＭＳＳアクノウレツジインターフエース信号に対する
ＭＭＳＭＮＲＤＳｌＴＭＳＳ読出しストロープインター
フエース信号に対するＭＭＳＭＮＲＥＲｌＴＭＳＳ再試
行可能エラーインターフエース信号に対するＭＭＳＭＮ
ＮＥＲｌＴＭＳＳ非再試行可能エラーインターフェース
信号に対するＭＳＳＭＮＥＲＳｌＴＭＳＳエラーストロ
ーブインターフエース信号に対するＭＳＳＭＮＷＲＣｌ
ＴＭＳＳ書込み取消しインターフエース信号に対するＭ
ＭＳＭＮＳＥＣｌＴＭＳＳ単一エラー訂正インターフエ
ース信号に対するＭＭＳＸ凸φ１ＴＭＭＳ診断モードビ
ツトＯインターフエース信号に対するＭＭＳＮＩＯｌＭ
ｌｌＴＭＭＳ診断モードビツト１インターフエース信号
に対するＭＭＳＮＭＭＭ２ｌＴＭＭＳ診断モードビツト
２インターフエース信号に対するＭＭＳＭＮＢＺφ１Ｔ
ＭＳＳモジユール０ビジーインターフェース信号に対す
るＭＭＳＭＮＢＺｌｌＴＭＳＳモジユール１ビジーイン
ターフェース信号に対するＭＭＳＭＮＢＺ２ｌＴＭＳＳ
モジユール２ビジーインターフェース信号に対するＭＭ
ＳＭＮＢＺ３ｌＴＭＳＳモジユール３ビジーインターフ
ェース信号に対するＭＭＳＢＮＡφ８３φＭＳＳアドレ
スビツト ８に対するＣＰＵ／バツフアＢＮＡφ９３φ
ＭＳＳアドレスビツト ９に対するＣＰＵ／バツフアＢ
ＮＡｌφ３φＭＳＳアドレスビツト１０に対するＣＰＵ
／バツフアＢＮＡｌｌ３φＭＳＳアドレスビツト１１に
対するＣＰＵ／バツフアＢＮＡｌ２３φＭＳＳアドレス
ビツト１２に対するＣＰＵ／バツフアＢＮＡｌ３３φＭ
ＳＳアドレスビツト１３に対するＣＰＵ／バツフアＢＮ
Ａｌ４３φＭＳＳアドレスビツト１４に対するＣＰＵ／
バツフアＢＮＡｌ５３φＭＳＳプドレスビツト１５に対
する信号論理名 定 義ＣＰＵ／
バツフア ＢＮＡｌ６３φＭＳＳアドレスビツト１６に対するＣＰ
Ｕ／バツフアＢＮＡｌ７３φＭＳＳアドレスビツト１７
に対するＣＰＵ／バツフアＢＮＡｌ８３φＭＳＳアドレ
スビツト１８に対するＣＰＵ／バツフアＢＮＡｌ９３φ
ＭＳＳアドレスビツト１９に対するＣＰＵ／バツフア
ＢＮＡ２φ３φＭＳＳアドレスビツト２０に対するＣＰ
Ｕ／バツフアＢＮＡ２φ３φＭＳＳアドレスビツト２１
に対するＣＰＵ／バツフアＢＮＡ２２３φＭＳＳアドレ
スビツト２２に対するＣＰＵ／バツフアＢＮＡ２５３φ
ＭＳＳアドレスビツト２３に対するＣＰＵ／バツフアＭ
ＢＡφ８３φ ＭＳＳアドレスビツト ８に対するＩＯ
ＣＭＢＡφ９３φ 〃 ９
〃ＭＢＡｌ３３φ 〃 １０〃ＭＢ
Ａｌｌ３φ 〃 １１〃ＭＢＡｌ２
３φ 〃 １２〃ＭＢＡｌ３３φ
〃 １３〃ＭＢＡｌ４３φ
〃 １４〃ＭＢＡｌ５３φ 〃
１５〃ＭＢＡｌ６３φ 〃
１６〃ＭＢＡｌ７３φ 〃 １
７〃ＭＢＡｌ８３φ 〃 １８〃Ｍ
ＢＡｌ９３φ 〃 １９〃ＭＢＡ２
φ３φ 〃 ２０〃ＭＢＡ２ｌ３φ
〃 ２１〃ＭＢＡ２２３φ 〃
２２〃ＭＢＡ２３３φ 〃
２３〃ＭＢＡ２４３φ 〃 ２４
〃ＭＢＡ２５３φ 〃 ２５〃ＭＢＡ
２６３φ 〃 ２６〃ＭＢＡ２７３φ
〃 ２７〃ＭＢＡ２８３φ
〃 ２８〃ＮＢＡＰＢｌφバツフアアドレス
パリテイチエツクＮＩＡＰＢｌφ ０Ｃ〃ＮＵＡＰＢｌ
φ ＣＰＵ７ＭＢＡＰｌｌ ＳＩＯＣアドレスバイト１パリテイビツトＭＢＡＰ２３
φ ＩＯＣアドレスバイト２パリテイビツトＮＩＡｌＢ
Ｉφ ＩＯＣアドレ又バイト１・くリテイチエツク信号
論理名 定 義ＮＩＡ２Ｂｌφ
ＩＯＣアドレスバイト２パリテイチエツクＮＩＡ３Ｂｌ
φ 〃 ３ 〃ＮＩＡＰＣｌφ
インヒビツトアドレスパリテイチエツクＮＡＰｌφ１
φ ＭＭＳアドレスバイト１パリテイチエツクＮＡＰ２
φ１φ 〃 ２ 〃ＢＮＡＰｌ
３φ バツフアアドレスバイト１パリテイビツトＢＮＡ
Ｐ２３φ 〃 ２ 〃
ＮＢＡｌＢｌφ バツフアアドレスバイト１パリテイチ
エツクＮＢＡ２Ｂｌφ 〃 ２
〃ＮＢＡ３旧φ 〃 ３ 〃ＵＮＭＫφ３
φ ＣＰ書込みマスクビツト ０ＵＮＭＫ１３φ
〃 １ＵＮＭＫ２３φ 〃
２ＵＮＭＫ３３φ 〃
３ＵＮＭＫ４３φ 〃 ４Ｕ
ＮＭＫ５３φ 〃 ５ＵＮＭＡ６
３φ 〃 ６ＵＮＭＫ７３φ
〃 ７ＮＮＰ４８１φ メインメモ
リーデータパリテイチエツクビツト４８ＮＮＰ４９１φ
メインメモリーデータパリテイチエツクビツト４９Ｎ
ＮＰ５φ１φ メインメモリーデータパリテイチェツク
ビツト５０ＮＮＰ５１１φメインメモリーデータパリテ
イチエツクビツト５１ＮＮＰ５２１φメインメモリーデ
ータパリテイチェツクビツト５２ＮＮＰ５３１φ メイ
ンメモリーデータパリテイチエツクビツト５３ＮＮＰ５
４１φメインメモリーデータパリテイチエツクビツト５
４ＮＮＰ５５１φメインメモリーデータパリテイチェッ
クピット５５ＮＮＰ５６１φ メインメモリーデータパ
リテイチエックビツト５６ＮＮＰ５７１φ メインメモ
リーデータパリテイチェツクビツト５７ＮＮＰ５８１φ
メインメモリーデータパリテイチエツクビツト５８Ｎ
ＮＰ５９１φ メインメモリーデータパリテイチエツク
ビット５９ＮＮＰ６φ１φメインメモリーデータパリテ
イチエ信号論理名ＮＮＰ６ｌｌφ ＮＮＰ６２ｌφ ＮＮＰ６３ｌφ ＮＮＰＰ７ｌφ ＮＮＰＰ６ｌφ ＭＮＷＲＢｌφ ＮＭＩＯＲ２φ ＭＢＲＷＳｌφ ＵＮＲＷＳｌφ ＵＮＩＮＴ３φ ＵＮＷＡＲ３φ ＮＣＷＡＢｌφ ＮＩＷＡＢｌφ ＮＩＡＰＣｌφ ＭＮＩＭＥｌφ ＵＮＭＸＰ３φ ＭＮＣＭＥｌφ ＮＩＤＰＣｌφ ＮＭＢＰ６ｌφ ＮＭＢＰ７ｌφ ＮＩＯＣＤｌφ ＮＭＡＫＳｌφ ＮＩＮＢＹｌφ ＮＣＰφφ１５ ＮＣＮＢＹ１φ ＮＢＵＦφ１５ ＮＢＮＢＹ１φ ＮＥＴＭＳｌφ ＮＣＥＴＲｌφ ＮＩＥＴＲｌφ ＮＢＥＴＲｌφ ＮＣＮＥＴｌφ ＮＢＮＥＴｌφ ＮＩＡＫＳ２φ ＮＣＡＫＳ２φ ＮＢＡＫＳ２φ ＮＩＲＤＳｌφ 定 義 ツクピツト６０ メインメモリーデータパリテイチエ ツクビツト６１ メインメモリーデータパリテイチエ ックビツト６２ メインメモリーデータパリテイチエ ツクビツト６３ メインメモリーデータパリテイチエ ツクバイトJ■■ツクバイト６ １０Ｃ書込みアポート １０Ｃ保留否定（ＲｅｓｅｒｙａｔｉＯｎｎＯｔ）１０
Ｃ読出し１書込み信号ＣＰ〃 〃 ＣＰイニシヤライズ ＣＰ書込みアポート 書込みアポート １０Ｃ書込みアポート １０Ｃアドレスパリテイチエツクインヒビツト１０Ｃ非
再試行可能エラーラツチＣＰ書込みマスクパリテイビツ
ト ＣＰ非再試行可能エラーラツチ インヒビツトデータパリテイチエツク 読出しデータバイト６パリテイチエツク ツク〃 ７ 〃 １０ＣＧ０遅延 メモリーアクノウレツジ信号 ＭＳＳに卦けるＩＯＣサイクル １０Ｃ制御機能 ＭＳＳにあ・けるＣＰサイクル バツフア制御機能 ＭＳＳに卦けるバツフアサイクル タイミングからの制御 エラーのためのＣＰ制御 エラーのためのＩＯＣ制御 エラーのためのバツフア制御 ＣＰＵ非再試行可能エラー制御 バツフア非再試行可能エラー １０Ｃアクノウレツジ否定 ＣＰ〃 〃 ＢＵＦ．〃 〃 １０Ｃ読出しストローブ ＺＺ 信号論理名 定 義ＮＩＲＤＲｌ
φ ＩＯＣ読出しストローブ制御ＮＣＲＤＳｌφ ＣＰ
Ｕ読出しストローブＮＣＲＤＲｌφ 〃 〃
制御 ＮＢＲＤＳｌφバツフア読出しストローブＮＢＲＤＲｌ
φ 〃 〃 制御ＮＩＲＤＬｌφ 読出し
データパリテイ制御エラーＮＣＲＤＬｌφ 〃
〃 〃ＮＩＰＣＳｌφ ＩＯＣ読出しデータ
比較ＮＩＰＣＲｌφ 〃 〃 〃制御ＮＣ
ＰＣＳｌφＣＰ〃 〃ＮＣＰＣＲｌφＣＰ〃
〃制御 ＮＢＰＣＳｌφＢＵＦ〃 〃 ＮＢＰＣＲｌφ ＢＵＦ．読出しデータ比較制御ＮＩＰ
ＣＬｌφ ＩＯＣ再試行可能ストロープＮＣＰＣＬｌφ
ＣＰＵ〃 〃ＮＢＰＣＬｌ（！） ＢＵＦ．〃
〃？φφ３φ ＩＯＣ書込みデータビツト０ｗ
φ１３φ 〃 〃 １ＭＭＷ（！）２
３φ 〃 〃 ２ＭＭＷ（！）２３φ
〃 〃 ３ＭＭＷφ４３φ 〃
〃 ４ＭＭＷφ５３φ 〃
〃 ５ＭＭＷφ６３φ 〃 〃
６ＭＭＷφ７３φ 〃 〃 ７ＭＭＷφ
８３φ 〃 〃 ８ＭＭＷφ９３φ
〃 〃 ９ＭＭＷ．１φ３φ 〃
〃１０ＭＭＷ１１３φ 〃
〃１１ＢＮＶφφ１φＣＰ書込みデータビツト
０ＢＮＷφ１１φ 〃 〃 １ＢＮＷ
φ２１φ 〃 〃 ２ＢＮＷφ３１φ
〃 〃 ３ＢＮＷφ４１φ 〃
〃 ４ＢＮＷφ５１φ 〃
〃 ５ＢＮＷφ６１φ 〃 〃
６ＢＮＷφ７１φ 〃 〃 ７ＢＮ
Ｗφ８１φ 〃 〃 ８ＢＮＷφ９１
φ 〃 〃 ９ＢＮＷ１φ１φ
〃 〃 １０ＢＮＷ１１１φ 〃
〃 １１ＮＮＲφφ１φ メインメモリー読
出しデータビツト０ＮＮＲφ１１φ 〃
〃 １ＮＮＲφ２１φ 〃
〃 ２信号論理名ＮＮＲφ３１φ ＮＮＲφ４１φ ＮＮＲφ５１φ ＮＮＲφ６１φ ＮＮＲφ７１φ ＮＮＲφ８１φ ＮＮＲφ９１φ ＮＮＲｌφ１φ ＮＮＲｌｌｌφ ＭｌＶｌＰＯ旧φ ＭＭＰφ１１φ ＭＭＰφ２１φ ＭＭＰφ３１φ 印φ４１φ ＭＭＰφ５１φ ＭＭＰφ６１φ ＭＭＰφ７１φ ＭＭＰＰφ１φ ＮＮＰφφ１φ ＮＮＰφ１１φ ＮＮＰφ２１φ ＮＮＰφ３１φ ＮＮＰφ４１φ ＮＮＰφ５１φ ＮＮＰφ６１φ ＮＮＰφ７１φ ＮＮＰＰφ１φ ＮＭＬＶＣｌφ ＮＢＬＶＣｌφ ＮＩＣＹＣφφ ＮＢＣＹＣφφ ＭＭＢＰＷｌφ ＮＩＢＰφ１φ ＮＢＢＰφ１φ 定 義 メインメモリー読出しデータビツト３ 〃 〃 ４〃
〃 ５〃
〃 ６〃 〃
７〃 〃 ８〃
〃 ９メインメモリー読
出しデータビツト１０〃 〃
１１０Ｃ書込みデータパリテイチエツクビツ
ト０ １０Ｃ書込みデータパリテイチエツ クビツト１ １０Ｃ書込みデータパリテイチエツ クビツト２ １０Ｃ書込みデータパリテイチエツ クビツト３ １０Ｃ書込みデータパリテイチェッ クピット４ ０Ｃ書込みデータパリテイチエツ クビツト５ １０Ｃ書込みデータパリテイチエツ クビツト６ １０Ｃ書込みデータパリテイチェッ クピット７ １０Ｃ書込みデータパリテイチェッ クパートＯ メインメモリーパリテイチエツクビツト Ｏ〃
〃 １〃 〃
２ 〃 〃 ３〃
〃 ４ 〃 〃 ５ 〃 〃 ６ 〃 〃 ７ メインメモリーパリテイチエツクバイト ０１０Ｃ書込
みデータ制御ＣＰ書込みデータ制御 １０Ｃメモリーサイクル バツフアメモリーサイクル １０Ｃバイトパリテイ １０Ｃ不良パイトパリテイ バツフア不良バイトパリテイ 信号論理名 定 義ＮＭＢＰφ１
φ メモリー不良バイトパリテイＮＩＤＰＣｌφ イン
ヒビツトデータパリナイチエツクＮＢＮφφ１φ バツ
フア読出しデータピツト ０．ＮＢＮφ１１φ 〃
〃 １ＮＢＮφ２１φ 〃
〃 ２ＮＢＮφ３１φ 〃
〃 ３ＮＢＮφ４１φ 〃
〃 ４ＮＢＮφ５１φ バツフア読出し
データビツト ５ＮＢＮφ６１φ 〃
〃 ６ＮＢＮφ７１φ 〃
〃 ７ＮＢＮφ８１φ 〃
〃 ８ＮＢＮφ９１φ 〃
〃 ９ＮＢＮ１φ１φ 〃 〃
１０ＮＢＮ１１１φ 〃 〃
１１ＮＢＵＦＡ２０利用者だけが認めないバツフ
アＮＩＯＣＤｌＯｌＯＣＧＯ信号遅延ＮＣＰＯＤｌＯＣ
ＰＧＯ信号遅延 ＮＩＯＣＴ２ｌｌＯＣＧＯ信号 ＮＢＭＧＯＯＯバツフア ＧＯ信号 ＮＩＯＣＡｌφ ＩＯＣのみ ＮＭＩＯＲｌφ ＩＯＣのためのＭＳＳ保留ＮＭＳＳＺ
ｌφＭＳＳビジーＮＢＵＦＯｌφバツフア指定したＭＳ
Ｓ ＮＢＳＩＮＩＯバツフアサンプルインヒビツト信号ＮＲ
ＥＣＹ３４再構成モードにあ一けるメインメモリーＮＲ
ＥＣＮ３４正規構成モードに卦けるメインメモリーＮＩ
ＷＢＫ２Ｏ書込み否定を実行するためのＩＯＣＵＮＭＧ
ＯｌＯＣＰＵから出たＧＯ信号
１バツフアあるいはＣＰ指定フラグ信号１ＮＢＵＦφ１
２バツフアあるいはＣＰ指定フラグ信号２ＮＢＵＦφ１
３〃 〃 ３ＮＢＵＦφ１４
〃 〃 ４ＮＢＵＦφ１５〃
〃 ５ＮＢＵＦφ１６〃
〃 ６ＮＭＡ２１１ＲＭＭＳア
ドレスピツト２１ＮＭＡ２２１Ｒ〃 〃 ２
２ ＮＭＡ２３１Ｒ〃 〃 ２３ ＮＭＧ０φ１φ メインメモリーモジユｉルφＧＯ信号
ＮＭＧＯｌｌφ 〃 〃 ＧＯ信号ＮＭＧ
Ｏ２ｌφ 〃 〃 ＧＯ信号ＮＭＧＯ３
ｌφ 〃 〃 ＧＯ信号ＭＮＢＺφφφ
メインメモリーモジユｉルφビジー否定（Ｂｕｓｙ−
ＮＯｔ）ＭＮＢＺ２φφ 〃 〃 １ビジー否
定（Ｂｕｓｙ−ＮＯｔ）〃 ＭＮＢＺ２φφ 〃 〃 ２ビジー否定（Ｂｕ
ｓｙ−ＮＯｔ）ＭＮＢＺ３φφ 〃 〃 ３ビ
ジー否定（Ｂｕｓｙ−ＮＯｔ）ＵＢＡＰ３３φ ＮＵＡ３Ｂｌφ ＵＢＡ２８３φ ＮＣＯＮＬｌφ ＮＣＰＯＤｌφ ＮＵＳ２Ｎｌφ ＮＵＳ２Ａｌφ ＭＢＡＰ２３φ ＮＩＡ３Ｂｌφ ＮＩＯＣφ１φ ＮＩＯＣＡ２φ ＮＭＩＯＲ２φ ＮＩＯＣＤｌφ ＮＩＳ２Ｎｌφ ＣＰアドレスバリテイビツト ３ ＣＰアドレスバイト ２バリテイチ エツク ＣＰアドレスビツト ２８ ＣＰだけ指定したフラグ信号 ＣＰＧＯ遅延 再構成モードでのＣＰ下部モジユー ル選択 ＣＰＧＯりセツト信号 １０Ｃアドレスパリテイチエツク ビツト２ １０Ｃアドレスバイト３バリテイ チエツク １０Ｃ制御機能指定プラグ １０Ｃだけ否定（ＡｌＯｎｅｎＯｔ） １０Ｃ保留否定（ＲｅｓｅｒｖａｔｉＯｎｎＯｔ）１０
ＣＧ０遅延再構成モードでのＩＯＣ下部モジユ ール選択 信号論理名 定 義ＮＩＳ２Ａｌ
φ再構成モードでのＩＯＣ上部モジユール選択ＮＩＯＣ
ＴｌφＭＳＳに対するＩＯＣＧＯＮＢＵＦＡ２φバツフ
アだけ否定（ＡｌＯｎｅ−ＮＯｔ）ＢＮＭＧＯｌφバツ
フア ＧＯＢＮＡＰ３３φ バツフアアドレスパリテイ
ビツト３ＮＢＡ３Ｂ１φバツフアアドレスバイト３パリ
テイチエツクＮＢＯＮＬｌｌバッファだけの指定フラグ
信号ＮＭＢＧＯｌφバツフアに対するＩＯＣＧＯ信号Ｍ
ＢＲＷＳｌφ ＩＯＣ書込み信号ＮＢＳ２Ｎｌφ再構成
モードでのバツフア下部モジユール選択ＮＢＳ２Ａｌφ
再構成モードでのバツフア上部モジユール選択ＮＲＥＣ
Ｎｌ３再構成モード否定 ＮＲＥＣＹｌ３ＭＭＳ再構成なし（増幅器３）ＮＲＥＣ
Ｎｌ４ＭＭＳ非再構成モードＮＲＥＣＹｌ４ＭＭＳ再構
成よし（増幅器４）ＮＭＳＳＺｌφＭＭＳビジー（Ｂｕ
ｓｙ）ＮＰＡＣＢｌφ アドレスパリテイチエツクイン
ヒビツトＮＩＡＰＣｌφ ＩＯＣアドレスパリテイチエ
ツクインヒビツトＮＡＰＭＤｌφアドレスパリテイ−モ
ードＮＡＰ３φ１φ ＩＯＣアドレスバイト３パリテイ
チエツクＮＭＳＳＺ４２ＭＳＳビジーでない（ＮＯｔＢ
ｕｓｙ）ＵＢＡ２７３φ ＣＰアドレスビツト２７ＮＭ
Ａ２１１ＴＭＭＳインターフエース信号に対するアドレ
スビツト２１ＮＭＡ２２１ＴＭＭＳインターフエース信
号に対するアドレスビツト２２ＮＭＡ２３１ＴＭＭＳイ
ンターフエース信号に対するアドレスビツト２３ＮＭＡ
２４１ＴＭＭＳインターフエース信号に対するアドレス
ビツト２４ＮＭＡ２５１ＴＭＭＳインターフエース信号
に対するアドレスビツト２５ＮＭＡ２６１ＴＭＭＳイン
ターフエース信号に対するアドレスビツト２６ＮＭＧ０
φ１ＴＭＭＳモジユールＯに対するインターフエンスＧ
Ｏ信号ＮＭＧＯｌｌＴＭＭＳモジユール１に対するイン
ターフエースＧＯ信号信号論理名 ＮＭＧＯ２ｌＴ ＮＭＧＯ３ｌＴ ＸＮ２ｌ ＸＮ２ｌ ＭＢＡ２ｌｌＳ ＮＭＧＯＲｌＳ ＭＢＡ２２ｌＳ ＭＢＡ２２ｌＳ ＭＢＡ２４ｌＳ ＭＢＡ２５１Ｓ ＭＢＡ２６１Ｓ ＭＢＡ２７１Ｓ ＭＢＡ２８１Ｓ ＮＸＵ ＭＢＡＰ２１Ｓ ＭＢＡＰ３１Ｓ ＭＢＧ０Ｒ１Ｓ ＭＢＲＷＳ１Ｓ ＭＢＭＧ０１Ｓ ＭＭＰ４８１φ ＭＭＰ４９ｌφ ＭＭＰ５Ｏｌφ ＭＭＰ５ｌｌφ ＭＭＰ５２ｌφ ＭＭＰ５３ｌφ ＭＭＰ５４ｌφ ＮＢＣＧＯＩφ ＭＭＰ５５ｌφ ＭＭＰ５６ｌφ 定 義 ＭＭＳモジユール２に対するインタ ーフエースＧＯ信号 ＭＭＳモジユール３に対するインタ ーフエースＧＯ信号 ＭＭＳに対するインターフエース ＧＯ信号使用せず ＭＭＳに対するインターフエース ＧＯ信号使用せず ＭＭＳビツト２１に対するＩＯＣアドレスゼネラルＧＯ
りセツト内部ＭＳＳ ＭＳＳに対するＩＯＣアドレスビツト２２〃
〃 ２３〃
〃 ２４〃 〃
２５〃 〃
２６〃 〃 ２７〃
〃 ２８使用せずＭＳ
Ｓに対するＩＯＣアドレスパＩルイビツト２〃
〃 〃 ３１０Ｃに対するＭＳ
ＳＧＯりセツトＭＭＳに対するＩＯＣ読出しあるい は書込み バツフアに対するＳＳを介けこＧＯ信号 パリテイチエツクビツト４８に対す るＩＯＣ書込データ パリテイチエツクビツト４９に対す るＩＯＣ書込データ パリテイチエツクビツト５０に対す るＩＯＣ書込データ パリテイチエツクビツト５１に対す るＩＯＣ書込データ パリテイチエツクビツト５２に対す るＩＯＣ書込データ パリテイチエツクビツト５３に対す るＩＯＣ書込データ パリテイチエツクビツト５４に対す るＩＯＣ書込データ バツフアあるいはＣＰＵＧＯ パリテイチエツカビツト５５に対す るＩＯＣ書込データ パリテイチエツカビツト５６に対す るＩＯＣ書込データ 信号論理名 ＭＭＰ５７ｌφ ＭＭＰ５８ｌφ ＭＭＰ５９ｌφ ＭＭＰ６φ１φ ＭＭＰ６ｌｌφ ＭＭＰ６２ｌφ ＭＭＰ６３ｌφ ＭＭＰＰ７ｌφ ＮＩＢＰφ１φ ＮＩＢＰｌｌφ ＮＩＢＰ２ｌφ ＮＩＢＰ３ｌφ ＮＩＢＰ４ｌφ ＮＩＢＰ５ｌφ ＭＭＢＰ６ｌφ ＮＢＢＰφ１φ ＮＢＢＰｌｌφ ＮＢＢＰ２ｌφ ＮＢＢＰ３ｌφ ＮＢＢＰ４ｌφ ＮＢＢＰ５ｌφ ＮＢＢＰ６ｌφ ＮＢＢＰ７ｌφ ＢＮＰ４８ｌφ ＢＮＰ４９ｌφ ＢＮＰ５Ｏｌφ ＢＮＰ５ｌｌφ ＢＮＰ５２ｌφ ＢＮＰ５３ｌφ 定 義 パリティチエッカビツト５７に対す るＩＯＣ書込データ パリテイチエツカビツト５８に対す るＩＯＣ書込データ パリティチェッヵビツト５９に対す るＩＯＣ書込データ パリテイチエツカビツト６０に対す るＩＯＣ書込データ パリテイチエツカビツト６１に対す るＩＯＣ書込データ パリテイチエツカビツト６２に刈す るＩＯＣ書込データ パリテイチエツカビツト６３に対す る０Ｃ書込データ １０Ｃ書込みデータパリテイチエツ クバイト７ ０Ｃバイト０パリテイエラーチエツク 〃 １ 〃 〃 ２ 〃 〃 ３ 〃 〃 ４ 〃 〃 ５ 〃 １０Ｃ書込みデータバイト６パリティ バツフアバイトφパリテイエラー 〃 １ 〃 〃 ２ 〃 〃 ３ 〃 〃 ４ 〃 〃 ５ 〃 〃 ６ 〃 〃 ７ 〃 パリテイチエツカビツト４８に対す るＣＰ書込データ パリテイチエツカビツト４９に対す るＣＰ書込データ パリテイチエツカビツト５０に対す るＣＰ書込データ パリテイチエツカビツト５１に対す るＣＰ書込データ パリテイチェッカピット５２に対す るＣＰ書込データ パリテイチエツカビツト５３に対す るＣＰ書込データ 信号論理名 ＢＮＰ５４ｌφ ＢＮＰ５５ｌφ ＢＮＰ５６ｌφ ＢＮＰ５７ｌφ ＢＮＰ５８ｌφ ＢＮＰ５９ｌφ ＢＮＰ６Ｏｌφ ＢＮＰ６ｌｌφ ＢＮＰ６２ｌφ ＢＮＰ６３ｌφ ＢＮＰＰ７ｌφ ＮＩＣＹＣｌφ ＮＣＣＹＣｌφ ＮＢＣＹＣｌφ ＮｌＥＴＭｌφ ＮＩＮＥＴｌφ ＮＩＡＰＢｌφ ＭＮＩＭＥｌφ ＮＩＷＥＳｌφ ＮＩＯＣφ３４ ＮＣＥＴＭ１φ ＮＣＮＥＴｌφ ＮＵＡＰＢｌφ ＭＮＣＭＥｌφ ＮＣＷＥＳｌφ ＮＣＰφφ３６ ＭＮＷＡＢ１φ ＵＢＷＡＢ３φ ＵＮＩＮＴ３φ ＮＩＤＰＣｌｌ ＮＢＥＴＭｌφ ＮＭＡＫＣφφ 定 義 パリテイチエツカビツト５４に対す るＣＰ書込データ パリテイチェッカピット５５に対す るＣＰ書込データ パリテイチエツカビツト５６１ｆ，対す るＣＰ書込データ パリテイチエツカビツト５７に対す るＣＰ書込データ パリテイチエツカビツト５８に対す るＣＰ書込データ パリテイチエツカビツト５９に対す るＣＰ書込データ パリテイチエツカビツト６０に対す るＣＰ書込データ パリテイチエツカビツト６１に対す るＣＰ書込データ パリテイチエツカビツト６２に対す るＣＰ書込データ パリテイチエツカビツト６３に対す るＣＰ書込データ ＣＰ書込データパリテイチエツクバイト７内部に発生し
たＩＯＣサイクル 内部に発生したＣＰサイクル 内部に発生したバツフアサイクル １０Ｃ書込みアポート鎖錠 （ＡｄＯｒｔｌａｔｃｈ） １０Ｃ再試行可能なエラー鎖錠 １０Ｃパリテイチエツクインヒビツト １０Ｃマスクパリテイエラー 再試行不可能なエラーストローブ ＭＳＳに対するＩＯＣ制御信号 ＣＰ書込みアポート鎖錠 Ｃｐ再試行可能なエラー鎖錠 ＣＰパリテイチエツクインヒビツト ＣＰマスクパリテイエラー 再試行不可能なエラーストロープ ＭＳＳｆ）ＣＰ指定制御 １０Ｃ書込みアポート ＣＰＵ書込みアポート ＣＰイニシヤライズ インヒビツトデータパリテイチエク バツフア書込みアポート鎖錠 メモリーアクノウレツジ（ＡｃｋｎＯｗｌｅｄｇｅ）信
号論理名ＮＩＡＫＳ２φ ＮＢＡＫＳ２φ ＮＣＡＫＳ２φ ＮＩＮＸＭｌφ ＮＩＯＣＴｌφ ＮＵＮＸＭｌφ ＮＣＰφφ１６ ＮＢＮＸＭ１φ ＮＢＵＦφ１５ ＮＵＳＥＣ１φ ＮＢＮＥＲｌφ ＮＢＥＲＳｌφ ＮＢＲＥＲｌφ ＮＩＢＰ６ｌφ ＮＩＢＰ７ｌφ ＮＢＢＰ６ｌφ ＮＢＢＰ７ｌφ ＮＭＡＣＫｌφ ＮＢＡＣＫｌφ ＮＵＡＣＫｌφ ＮＭＢＺφφφ ＮＭＢＺｌφφ ＮＭＢＺ２φφ ＮＭＢＺ３φφ ＮＴＡＣＫＩφ ＮＢＮＥＭｌφ ＮｌＡＰＣｌφ ＮＩＤＰＣｌφ ＮＩＤＰＣ３φ ＮＢＲＤＳｌφ ＮＲＥＣｌｌφ ＮＲＥＣ２ｌφ ＮＲＥＣＹＩＩ ＮＲＥＣＹｌ２ ＮＲＥＣＹｌ３ ＮＲＥＣＹｌ４ ＮＲＥＣＮｌｌ ＮＲＥＣＮｌ２ ＮＲＥＣＮｌ３ ＮＲＥＣＮｌ４ ＮＢＮＥＴ１φ 定 義 制御否定 １０Ｃアクノウレツジ否定 ＢＵＦ〃 ＣＰＵ〃 １０Ｃ非存在メモリーチエツク １０ＣＧ０信号 ＣＰ非存在メモリーチエツク ＭＳＳ（７）ＣＰ指定制御 バツフア非存在メモリーチエツク ＭＳＳのバツフア指定制御 ＣＰ単一エラー訂正 バツフア非再試行可能エラー バツフアエラーストローブ バツフア再試行可能エラー １０Ｃ不良バイト６パリテイチエツク 〃 〃 ７ 〃 バツフアバイト６バリテイエラーチエツク〃
７ 〃 １０Ｃアクノウレツジ ＢＵＦ〃 ＣＰＵ〃 ＭＭＳモジュｉルφビジー否定（ＢｕｓｙｎＯｔ）〃
１ 〃 〃〃
２ 〃 〃〃 ３ 〃
〃ＭＳＳビジーをりセツトするＭＳＳア
クノウレツジ バツフア非存在メモリーチエツク インヒビツトデータパリテイチエツク インヒビツトアドレスパリテイチエツク 〃 〃 〃ＢＵ
Ｆ／ＣＰ読出しストローブ再構成モードＲ１ 再構成モードＲ２ ＭＭＳ再構成モードドライバ１ 〃 〃 ２ 〃 〃 ３ 〃 〃 ４ ＭＭＳ非再構成モードドライバ１ 〃 〃 ２ 〃 〃 ３〃
〃 ４ ＢＵＦ非再構成エラーラッチストローブ 信号論理名 定 義ＮＢＡφ８３
φ ＭＳＳアドレスビツト８に対するＩＯＣＭＢＡφ９
３０〃 ９ 〃ＭＢＡｌφ３φ
〃 １０〃ＭＢＡｌｌ３φ
〃 １１〃ＭＢＡｌ２３φ 〃
１２〃ＭＢＡｌ３３φ 〃 １３
〃ＭＢＡｌ４３φ 〃 １４〃ＮＢ
Ｓ２Ａｌφ再構成モードに卦けるＢＵＦ．上部モジユー
ル選択ＮＢＳ２Ｎｌφ再構成モードにおけるＢＵＦ．下
部モジユール選択ＮＩＮＸＭｌφ ＩＯＣ非存在メモリ
ーチエツクＮ［ＪＮＯ４ｌφＣＰ〃 〃ＮＢＮ
ＸＭｌφ ＢＵＦ〃 〃 ＮＩＮＭ２ｌφ ＩＯＣ非存有メモリーチエツクビツト
２ＮＩＮＭ１１φ 〃 〃
１ＮＩＮＭφ１φ 〃 〃
φＸφφ アースＮＲＣＧｌφφ論理 １ ＭＢＡφ８３φ ＭＳＳアドレスビツト８に刈する１０
ＣＭＢＡφ９３φ 〃 ９
〃ＭＢＡｌφ３φ ＭＳＳアトνスビツ日φに対する
ＩＯＣＭＢＡｌｌ３φ 〃 １１〃Ｍ
ＢＡｌ２３φ 〃 １２〃ＭＢＡｌ３
３φ 〃 １３〃ＭＢＡｌ４３φ
〃 １４〃ＮＩＲＣφ１φ ＩＯＣ再構
成ビツト ０ＮＩＲＣ１１φ 〃 〃 １
ＮＩＲＣ２１φ 〃 〃 ２ＮＩＲＣ３１
φ 〃 〃 ３ＮＩＲＣ４１φ 〃
〃 ４ＮＵＮＭ２１φ ＣＰ非存在メモリーチ
エツク ビツト２ＮＵＮＭ１１φ 〃
〃 １ＮＵＮＭφ１φ 〃
〃 φＮＵＲＣφ１φ ＣＰ
再構成ビツト φＮＵＲＣｌｌφ 〃
１ ＮＵＲＣ２１φ 〃 ２ ＮＵＲＣ３１φ 〃 ３ ＮＵＲＣ４１φ 〃 ４ ＮＢＮＭ２１φ バツフア非存在メモリーチエツクピツ
ト２ＮＢＮＭ１１φ 〃 〃
１ＮＢＮＭφ１φ 〃
〃 φＮＢＲＣ２ｌφバツフア再構成ビツト
２信号論理名 ＢＮＡｌ４３φ ＮＢＡＣｌｌφ ＮＢＲＣφ１φ ＮＢＲＣ３ｌφ ＮＢＲＣ４ｌφ ＮＩＮＭ３ｌφ ＮＩＮＭ４ｌφ ＮＩＮＭ５ｌφ ＮＩＮＭ８ｌφ ＮＩＮＭ７ｌφ ＮＩＮＭ６ｌφ ＮＵＮＭ４ｌφ ＮＵＮＭ５ｌφ ＮＵＮＭ３ｌφ ＮＵＮＭ８ｌφ ＮＵＮＭ７ｌφ ＮＵＮＭ６ｌφ ＮＢＮＭ４ｌφ ＮＢＮＭ５ｌφ ＮＢＮＭ８ｌφ ＮＢＮＭ７ｌφ ＮＢＮＭ６ｌφ ＮＵＭＲＥｌＳ ＮＵＲＥＲｌＳ ＮＵＮＥＲｌＳ ＮＵＷＲＣｌＳ ＮＵＭＭＮｌＳ ＵＮＭＭφ１Ｓ ＵＮＭＭ１１Ｓ ＵＮＭＭ２１Ｓ ＮＵＮＥＭ１Ｓ ＵＮＲ２４１Ｓ ＵＮＲＣ１１Ｓ ＮＭＡＣＫ１Ｓ ＮＭＲＤＳ１Ｓ ＮＭＲＥＲ１Ｓ ＮＭＮＥＲｌＳ ＮＭＥＲＳｌＳ 団ｗ腎℃１Ｓ 定 義 Ｃｐ／バツフアアドレスビツト１４ バツフア再構成ビツト１ 〃 〃 φ 〃 〃 ３ 〃 〃 ４ １０Ｃ非存在メモリーチエツクビツト３ 〃 〃 ４ 〃 〃 ５〃
〃 ８〃 〃
７〃 〃
６ＣＰ非存在メモリーチエツクビツト ４ 〃 〃 ５〃
〃 ３ 〃 〃 ８ 〃 〃 ７〃
〃 ６バツフア非存在メモリーチ
エツクビツト４〃 〃
５〃 〃 ８〃
〃 ７〃
〃 ６ｃｐ読出しデータエラーに対するＭ
Ｓ ＣＰ再試行可能なエラーに対するＭＭＳ ＣＰ非再試行可能なエラーに対する ＭＭＳ ＣＰ書込み取消しに対するＭＳＳ ＣＰモード要求（−１） ＣＰモード要求 φ ＣＰモード要求 １ ＣＰモード要求 ２ ＣＰ非存在メモリーに対するＭＳＳ ＭＭＳ再構成モードに対するＣＰ 〃 〃
１／Ｏメモリーアクノウレツジに対するＭＭＳ ｌ／０読出レトローブに対するＭＭＳ ｌ／Ｏ再試行可能ストロープに対す るＭＭＳ Ｉノ０非再試行町能エラーに対する ＭＭＳ ｌ／Ｏエラーストローフド対するＭＭＳ ｌ／０書込み取消しに対するＭＭＳ 信号論理名 定 義ＭＮＡＣＫｌ
ＴＭＳＳアクノウレツジインターフエース信号に対する
ＭＭＳＭＮＲＤＳｌＴＭＳＳ読出しストロープインター
フエース信号に対するＭＭＳＭＮＲＥＲｌＴＭＳＳ再試
行可能エラーインターフエース信号に対するＭＭＳＭＮ
ＮＥＲｌＴＭＳＳ非再試行可能エラーインターフェース
信号に対するＭＳＳＭＮＥＲＳｌＴＭＳＳエラーストロ
ーブインターフエース信号に対するＭＳＳＭＮＷＲＣｌ
ＴＭＳＳ書込み取消しインターフエース信号に対するＭ
ＭＳＭＮＳＥＣｌＴＭＳＳ単一エラー訂正インターフエ
ース信号に対するＭＭＳＸ凸φ１ＴＭＭＳ診断モードビ
ツトＯインターフエース信号に対するＭＭＳＮＩＯｌＭ
ｌｌＴＭＭＳ診断モードビツト１インターフエース信号
に対するＭＭＳＮＭＭＭ２ｌＴＭＭＳ診断モードビツト
２インターフエース信号に対するＭＭＳＭＮＢＺφ１Ｔ
ＭＳＳモジユール０ビジーインターフェース信号に対す
るＭＭＳＭＮＢＺｌｌＴＭＳＳモジユール１ビジーイン
ターフェース信号に対するＭＭＳＭＮＢＺ２ｌＴＭＳＳ
モジユール２ビジーインターフェース信号に対するＭＭ
ＳＭＮＢＺ３ｌＴＭＳＳモジユール３ビジーインターフ
ェース信号に対するＭＭＳＢＮＡφ８３φＭＳＳアドレ
スビツト ８に対するＣＰＵ／バツフアＢＮＡφ９３φ
ＭＳＳアドレスビツト ９に対するＣＰＵ／バツフアＢ
ＮＡｌφ３φＭＳＳアドレスビツト１０に対するＣＰＵ
／バツフアＢＮＡｌｌ３φＭＳＳアドレスビツト１１に
対するＣＰＵ／バツフアＢＮＡｌ２３φＭＳＳアドレス
ビツト１２に対するＣＰＵ／バツフアＢＮＡｌ３３φＭ
ＳＳアドレスビツト１３に対するＣＰＵ／バツフアＢＮ
Ａｌ４３φＭＳＳアドレスビツト１４に対するＣＰＵ／
バツフアＢＮＡｌ５３φＭＳＳプドレスビツト１５に対
する信号論理名 定 義ＣＰＵ／
バツフア ＢＮＡｌ６３φＭＳＳアドレスビツト１６に対するＣＰ
Ｕ／バツフアＢＮＡｌ７３φＭＳＳアドレスビツト１７
に対するＣＰＵ／バツフアＢＮＡｌ８３φＭＳＳアドレ
スビツト１８に対するＣＰＵ／バツフアＢＮＡｌ９３φ
ＭＳＳアドレスビツト１９に対するＣＰＵ／バツフア
ＢＮＡ２φ３φＭＳＳアドレスビツト２０に対するＣＰ
Ｕ／バツフアＢＮＡ２φ３φＭＳＳアドレスビツト２１
に対するＣＰＵ／バツフアＢＮＡ２２３φＭＳＳアドレ
スビツト２２に対するＣＰＵ／バツフアＢＮＡ２５３φ
ＭＳＳアドレスビツト２３に対するＣＰＵ／バツフアＭ
ＢＡφ８３φ ＭＳＳアドレスビツト ８に対するＩＯ
ＣＭＢＡφ９３φ 〃 ９
〃ＭＢＡｌ３３φ 〃 １０〃ＭＢ
Ａｌｌ３φ 〃 １１〃ＭＢＡｌ２
３φ 〃 １２〃ＭＢＡｌ３３φ
〃 １３〃ＭＢＡｌ４３φ
〃 １４〃ＭＢＡｌ５３φ 〃
１５〃ＭＢＡｌ６３φ 〃
１６〃ＭＢＡｌ７３φ 〃 １
７〃ＭＢＡｌ８３φ 〃 １８〃Ｍ
ＢＡｌ９３φ 〃 １９〃ＭＢＡ２
φ３φ 〃 ２０〃ＭＢＡ２ｌ３φ
〃 ２１〃ＭＢＡ２２３φ 〃
２２〃ＭＢＡ２３３φ 〃
２３〃ＭＢＡ２４３φ 〃 ２４
〃ＭＢＡ２５３φ 〃 ２５〃ＭＢＡ
２６３φ 〃 ２６〃ＭＢＡ２７３φ
〃 ２７〃ＭＢＡ２８３φ
〃 ２８〃ＮＢＡＰＢｌφバツフアアドレス
パリテイチエツクＮＩＡＰＢｌφ ０Ｃ〃ＮＵＡＰＢｌ
φ ＣＰＵ７ＭＢＡＰｌｌ ＳＩＯＣアドレスバイト１パリテイビツトＭＢＡＰ２３
φ ＩＯＣアドレスバイト２パリテイビツトＮＩＡｌＢ
Ｉφ ＩＯＣアドレ又バイト１・くリテイチエツク信号
論理名 定 義ＮＩＡ２Ｂｌφ
ＩＯＣアドレスバイト２パリテイチエツクＮＩＡ３Ｂｌ
φ 〃 ３ 〃ＮＩＡＰＣｌφ
インヒビツトアドレスパリテイチエツクＮＡＰｌφ１
φ ＭＭＳアドレスバイト１パリテイチエツクＮＡＰ２
φ１φ 〃 ２ 〃ＢＮＡＰｌ
３φ バツフアアドレスバイト１パリテイビツトＢＮＡ
Ｐ２３φ 〃 ２ 〃
ＮＢＡｌＢｌφ バツフアアドレスバイト１パリテイチ
エツクＮＢＡ２Ｂｌφ 〃 ２
〃ＮＢＡ３旧φ 〃 ３ 〃ＵＮＭＫφ３
φ ＣＰ書込みマスクビツト ０ＵＮＭＫ１３φ
〃 １ＵＮＭＫ２３φ 〃
２ＵＮＭＫ３３φ 〃
３ＵＮＭＫ４３φ 〃 ４Ｕ
ＮＭＫ５３φ 〃 ５ＵＮＭＡ６
３φ 〃 ６ＵＮＭＫ７３φ
〃 ７ＮＮＰ４８１φ メインメモ
リーデータパリテイチエツクビツト４８ＮＮＰ４９１φ
メインメモリーデータパリテイチエツクビツト４９Ｎ
ＮＰ５φ１φ メインメモリーデータパリテイチェツク
ビツト５０ＮＮＰ５１１φメインメモリーデータパリテ
イチエツクビツト５１ＮＮＰ５２１φメインメモリーデ
ータパリテイチェツクビツト５２ＮＮＰ５３１φ メイ
ンメモリーデータパリテイチエツクビツト５３ＮＮＰ５
４１φメインメモリーデータパリテイチエツクビツト５
４ＮＮＰ５５１φメインメモリーデータパリテイチェッ
クピット５５ＮＮＰ５６１φ メインメモリーデータパ
リテイチエックビツト５６ＮＮＰ５７１φ メインメモ
リーデータパリテイチェツクビツト５７ＮＮＰ５８１φ
メインメモリーデータパリテイチエツクビツト５８Ｎ
ＮＰ５９１φ メインメモリーデータパリテイチエツク
ビット５９ＮＮＰ６φ１φメインメモリーデータパリテ
イチエ信号論理名ＮＮＰ６ｌｌφ ＮＮＰ６２ｌφ ＮＮＰ６３ｌφ ＮＮＰＰ７ｌφ ＮＮＰＰ６ｌφ ＭＮＷＲＢｌφ ＮＭＩＯＲ２φ ＭＢＲＷＳｌφ ＵＮＲＷＳｌφ ＵＮＩＮＴ３φ ＵＮＷＡＲ３φ ＮＣＷＡＢｌφ ＮＩＷＡＢｌφ ＮＩＡＰＣｌφ ＭＮＩＭＥｌφ ＵＮＭＸＰ３φ ＭＮＣＭＥｌφ ＮＩＤＰＣｌφ ＮＭＢＰ６ｌφ ＮＭＢＰ７ｌφ ＮＩＯＣＤｌφ ＮＭＡＫＳｌφ ＮＩＮＢＹｌφ ＮＣＰφφ１５ ＮＣＮＢＹ１φ ＮＢＵＦφ１５ ＮＢＮＢＹ１φ ＮＥＴＭＳｌφ ＮＣＥＴＲｌφ ＮＩＥＴＲｌφ ＮＢＥＴＲｌφ ＮＣＮＥＴｌφ ＮＢＮＥＴｌφ ＮＩＡＫＳ２φ ＮＣＡＫＳ２φ ＮＢＡＫＳ２φ ＮＩＲＤＳｌφ 定 義 ツクピツト６０ メインメモリーデータパリテイチエ ツクビツト６１ メインメモリーデータパリテイチエ ックビツト６２ メインメモリーデータパリテイチエ ツクビツト６３ メインメモリーデータパリテイチエ ツクバイトJ■■ツクバイト６ １０Ｃ書込みアポート １０Ｃ保留否定（ＲｅｓｅｒｙａｔｉＯｎｎＯｔ）１０
Ｃ読出し１書込み信号ＣＰ〃 〃 ＣＰイニシヤライズ ＣＰ書込みアポート 書込みアポート １０Ｃ書込みアポート １０Ｃアドレスパリテイチエツクインヒビツト１０Ｃ非
再試行可能エラーラツチＣＰ書込みマスクパリテイビツ
ト ＣＰ非再試行可能エラーラツチ インヒビツトデータパリテイチエツク 読出しデータバイト６パリテイチエツク ツク〃 ７ 〃 １０ＣＧ０遅延 メモリーアクノウレツジ信号 ＭＳＳに卦けるＩＯＣサイクル １０Ｃ制御機能 ＭＳＳにあ・けるＣＰサイクル バツフア制御機能 ＭＳＳに卦けるバツフアサイクル タイミングからの制御 エラーのためのＣＰ制御 エラーのためのＩＯＣ制御 エラーのためのバツフア制御 ＣＰＵ非再試行可能エラー制御 バツフア非再試行可能エラー １０Ｃアクノウレツジ否定 ＣＰ〃 〃 ＢＵＦ．〃 〃 １０Ｃ読出しストローブ ＺＺ 信号論理名 定 義ＮＩＲＤＲｌ
φ ＩＯＣ読出しストローブ制御ＮＣＲＤＳｌφ ＣＰ
Ｕ読出しストローブＮＣＲＤＲｌφ 〃 〃
制御 ＮＢＲＤＳｌφバツフア読出しストローブＮＢＲＤＲｌ
φ 〃 〃 制御ＮＩＲＤＬｌφ 読出し
データパリテイ制御エラーＮＣＲＤＬｌφ 〃
〃 〃ＮＩＰＣＳｌφ ＩＯＣ読出しデータ
比較ＮＩＰＣＲｌφ 〃 〃 〃制御ＮＣ
ＰＣＳｌφＣＰ〃 〃ＮＣＰＣＲｌφＣＰ〃
〃制御 ＮＢＰＣＳｌφＢＵＦ〃 〃 ＮＢＰＣＲｌφ ＢＵＦ．読出しデータ比較制御ＮＩＰ
ＣＬｌφ ＩＯＣ再試行可能ストロープＮＣＰＣＬｌφ
ＣＰＵ〃 〃ＮＢＰＣＬｌ（！） ＢＵＦ．〃
〃？φφ３φ ＩＯＣ書込みデータビツト０ｗ
φ１３φ 〃 〃 １ＭＭＷ（！）２
３φ 〃 〃 ２ＭＭＷ（！）２３φ
〃 〃 ３ＭＭＷφ４３φ 〃
〃 ４ＭＭＷφ５３φ 〃
〃 ５ＭＭＷφ６３φ 〃 〃
６ＭＭＷφ７３φ 〃 〃 ７ＭＭＷφ
８３φ 〃 〃 ８ＭＭＷφ９３φ
〃 〃 ９ＭＭＷ．１φ３φ 〃
〃１０ＭＭＷ１１３φ 〃
〃１１ＢＮＶφφ１φＣＰ書込みデータビツト
０ＢＮＷφ１１φ 〃 〃 １ＢＮＷ
φ２１φ 〃 〃 ２ＢＮＷφ３１φ
〃 〃 ３ＢＮＷφ４１φ 〃
〃 ４ＢＮＷφ５１φ 〃
〃 ５ＢＮＷφ６１φ 〃 〃
６ＢＮＷφ７１φ 〃 〃 ７ＢＮ
Ｗφ８１φ 〃 〃 ８ＢＮＷφ９１
φ 〃 〃 ９ＢＮＷ１φ１φ
〃 〃 １０ＢＮＷ１１１φ 〃
〃 １１ＮＮＲφφ１φ メインメモリー読
出しデータビツト０ＮＮＲφ１１φ 〃
〃 １ＮＮＲφ２１φ 〃
〃 ２信号論理名ＮＮＲφ３１φ ＮＮＲφ４１φ ＮＮＲφ５１φ ＮＮＲφ６１φ ＮＮＲφ７１φ ＮＮＲφ８１φ ＮＮＲφ９１φ ＮＮＲｌφ１φ ＮＮＲｌｌｌφ ＭｌＶｌＰＯ旧φ ＭＭＰφ１１φ ＭＭＰφ２１φ ＭＭＰφ３１φ 印φ４１φ ＭＭＰφ５１φ ＭＭＰφ６１φ ＭＭＰφ７１φ ＭＭＰＰφ１φ ＮＮＰφφ１φ ＮＮＰφ１１φ ＮＮＰφ２１φ ＮＮＰφ３１φ ＮＮＰφ４１φ ＮＮＰφ５１φ ＮＮＰφ６１φ ＮＮＰφ７１φ ＮＮＰＰφ１φ ＮＭＬＶＣｌφ ＮＢＬＶＣｌφ ＮＩＣＹＣφφ ＮＢＣＹＣφφ ＭＭＢＰＷｌφ ＮＩＢＰφ１φ ＮＢＢＰφ１φ 定 義 メインメモリー読出しデータビツト３ 〃 〃 ４〃
〃 ５〃
〃 ６〃 〃
７〃 〃 ８〃
〃 ９メインメモリー読
出しデータビツト１０〃 〃
１１０Ｃ書込みデータパリテイチエツクビツ
ト０ １０Ｃ書込みデータパリテイチエツ クビツト１ １０Ｃ書込みデータパリテイチエツ クビツト２ １０Ｃ書込みデータパリテイチエツ クビツト３ １０Ｃ書込みデータパリテイチェッ クピット４ ０Ｃ書込みデータパリテイチエツ クビツト５ １０Ｃ書込みデータパリテイチエツ クビツト６ １０Ｃ書込みデータパリテイチェッ クピット７ １０Ｃ書込みデータパリテイチェッ クパートＯ メインメモリーパリテイチエツクビツト Ｏ〃
〃 １〃 〃
２ 〃 〃 ３〃
〃 ４ 〃 〃 ５ 〃 〃 ６ 〃 〃 ７ メインメモリーパリテイチエツクバイト ０１０Ｃ書込
みデータ制御ＣＰ書込みデータ制御 １０Ｃメモリーサイクル バツフアメモリーサイクル １０Ｃバイトパリテイ １０Ｃ不良パイトパリテイ バツフア不良バイトパリテイ 信号論理名 定 義ＮＭＢＰφ１
φ メモリー不良バイトパリテイＮＩＤＰＣｌφ イン
ヒビツトデータパリナイチエツクＮＢＮφφ１φ バツ
フア読出しデータピツト ０．ＮＢＮφ１１φ 〃
〃 １ＮＢＮφ２１φ 〃
〃 ２ＮＢＮφ３１φ 〃
〃 ３ＮＢＮφ４１φ 〃
〃 ４ＮＢＮφ５１φ バツフア読出し
データビツト ５ＮＢＮφ６１φ 〃
〃 ６ＮＢＮφ７１φ 〃
〃 ７ＮＢＮφ８１φ 〃
〃 ８ＮＢＮφ９１φ 〃
〃 ９ＮＢＮ１φ１φ 〃 〃
１０ＮＢＮ１１１φ 〃 〃
１１ＮＢＵＦＡ２０利用者だけが認めないバツフ
アＮＩＯＣＤｌＯｌＯＣＧＯ信号遅延ＮＣＰＯＤｌＯＣ
ＰＧＯ信号遅延 ＮＩＯＣＴ２ｌｌＯＣＧＯ信号 ＮＢＭＧＯＯＯバツフア ＧＯ信号 ＮＩＯＣＡｌφ ＩＯＣのみ ＮＭＩＯＲｌφ ＩＯＣのためのＭＳＳ保留ＮＭＳＳＺ
ｌφＭＳＳビジーＮＢＵＦＯｌφバツフア指定したＭＳ
Ｓ ＮＢＳＩＮＩＯバツフアサンプルインヒビツト信号ＮＲ
ＥＣＹ３４再構成モードにあ一けるメインメモリーＮＲ
ＥＣＮ３４正規構成モードに卦けるメインメモリーＮＩ
ＷＢＫ２Ｏ書込み否定を実行するためのＩＯＣＵＮＭＧ
ＯｌＯＣＰＵから出たＧＯ信号
第１Ａ図−第１Ｃ図は３つの構成モードを示すプロツク
図であり、第２図はメインメモリーの３つの構成モード
を達成する論理回路網の詳細な論理プロツク図であり、
第３図は正規モード及び再構成モードに卦いてメインメ
モリーのアドレス指定に用いるアドレスビツトの書式で
あり、第４Ａ図一第４Ｃ図は３つのそれぞれの構成例に
卦けるメインメモリーモジユールの組織の形成をプロツ
ク図で示した図である。 図に卦いて、８０１−８０３はピンであり、８０４−８
０６はＡＮＤゲートであジ、８０７８０９は増幅器であ
わ、８１０，８１１，８１３，８１４はＡＮＤゲートで
あり、８１２，８２１８２５，８３０−８３３は増幅器
であり、８１６一８２０はＡＮＤゲートであり、８５３
はジアッパーキャップであり、８５５， ８５８−８６２はＡＮＤゲートであり・ ８６３，８ｒ４，８７８，８６６は増幅 ８７２，８７３，８７６，８７７，８６４，８６はＡＮ
Ｄゲートであり、８３４−８３７，８４８４１，８４３
−８４８はＡＮＤゲートであり、８３８，８４９は増幅
器である。
図であり、第２図はメインメモリーの３つの構成モード
を達成する論理回路網の詳細な論理プロツク図であり、
第３図は正規モード及び再構成モードに卦いてメインメ
モリーのアドレス指定に用いるアドレスビツトの書式で
あり、第４Ａ図一第４Ｃ図は３つのそれぞれの構成例に
卦けるメインメモリーモジユールの組織の形成をプロツ
ク図で示した図である。 図に卦いて、８０１−８０３はピンであり、８０４−８
０６はＡＮＤゲートであジ、８０７８０９は増幅器であ
わ、８１０，８１１，８１３，８１４はＡＮＤゲートで
あり、８１２，８２１８２５，８３０−８３３は増幅器
であり、８１６一８２０はＡＮＤゲートであり、８５３
はジアッパーキャップであり、８５５， ８５８−８６２はＡＮＤゲートであり・ ８６３，８ｒ４，８７８，８６６は増幅 ８７２，８７３，８７６，８７７，８６４，８６はＡＮ
Ｄゲートであり、８３４−８３７，８４８４１，８４３
−８４８はＡＮＤゲートであり、８３８，８４９は増幅
器である。
Claims (1)
- １ 所定ビット数のメモリーアドレスによりアドレス指
定可能なメモリーアドレススペースを与えるｍ−ウエイ
・インターリーブアドレス構成に配置された複数のメモ
リーモジュール（ＭＭＳ＿０，ＭＭＳ＿１，ＭＭＳ＿２
，ＭＭＳ＿３）から成るコンピュータメモリー装置に関
して使用するための再構成装置であつて、該再構成装置
は再構成信号（ＵＮＲ２４１Ｓ、ＮＲＥＣＹ１３）に応
答して前記複数のメモリーモジュールを前記ｍ−ウエイ
・インターリーブアドレス構成からＫ−ウエイ・インタ
ーリーブアドレス構成に再構成するように動作し、この
ｋはｍ／２に等しく、かつ前記再生構成装置が、イ）前
記再構成信号に応答しモジュール選択信号（ＭＢＡ１１
３０、ＭＢＡ２８４０）のソースとして前記メモリーア
ドレスの最下位ビット位置（ビット２８）の最上位ビッ
ト位置（ビット１１）を選択する手段（８５３、８４０
、８４７）であつて、前記最下位ビットの数は前記メモ
リーモジュールのｋ−ウエイ・インターリーブを与える
のに必要なビット数に等しいこと、ロ）前記モジュール
選択信号に応答しかつ前記メモリースペースを形成する
ための前記複数のメモリーモジュールの可能な再構成パ
ターン（Ｒ＿１、Ｒ＿２）の１つを指定する再構成モー
ド信号（ＵＮＲＣ１１Ｓ、（ＵＮＲＣ２１Ｓ、）に応答
し、前記再構成モード信号により指定された前記再構成
パターンにおける前記モジュール選択信号と該信号によ
り選択されるべき前記複数のメモリージュールの１つと
の関係（第４Ｂ図、第４Ｃ図）を確立し、かつモジュー
ル付勢信号（ＭＭＧＯＯ１Ｔ、ＮＭＧＯ２１Ｔ）を発生
してそれにより前記の確立された関係に従つて所与のメ
モリーアドレスによる前記複数のメモリーモジュールの
１つのアドレス指定を付勢する手段（８０２−８０９、
８５９、８５６、８５７、８６２、８６３、８７２−８
７８、８４０、８３７、８３８、８３９、８４７、８４
６、８４９、８５１）、から成る再構成装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US29541772A | 1972-10-05 | 1972-10-05 | |
| US295417 | 1981-08-24 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS4974448A JPS4974448A (ja) | 1974-07-18 |
| JPS5924461B2 true JPS5924461B2 (ja) | 1984-06-09 |
Family
ID=23137616
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP48103358A Expired JPS5924461B2 (ja) | 1972-10-05 | 1973-09-14 | メインメモリ−を再構成する方法と実施回路網 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US3796996A (ja) |
| JP (1) | JPS5924461B2 (ja) |
| CA (1) | CA999976A (ja) |
| DE (1) | DE2350146C2 (ja) |
| FR (1) | FR2202612A5 (ja) |
| GB (1) | GB1423698A (ja) |
| IT (1) | IT994355B (ja) |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL7415966A (nl) * | 1974-12-09 | 1976-06-11 | Philips Nv | Werkwijze en inrichting voor het opslaan van binaire informatie-elementen. |
| US4158227A (en) * | 1977-10-12 | 1979-06-12 | Bunker Ramo Corporation | Paged memory mapping with elimination of recurrent decoding |
| JPS559260A (en) * | 1978-07-03 | 1980-01-23 | Nec Corp | Information processing system |
| US4280176A (en) * | 1978-12-26 | 1981-07-21 | International Business Machines Corporation | Memory configuration, address interleaving, relocation and access control system |
| JPS55110355A (en) * | 1979-02-16 | 1980-08-25 | Toshiba Corp | Memory board and selection system for it |
| JPS5676860A (en) * | 1979-11-28 | 1981-06-24 | Nec Corp | Interleaving system for memory device |
| US4408305A (en) * | 1981-09-28 | 1983-10-04 | Motorola, Inc. | Memory with permanent array division capability |
| US4507730A (en) * | 1981-10-01 | 1985-03-26 | Honeywell Information Systems Inc. | Memory system with automatic memory configuration |
| US4636973A (en) * | 1982-07-21 | 1987-01-13 | Raytheon Company | Vernier addressing apparatus |
| JPS60205760A (ja) * | 1984-03-30 | 1985-10-17 | Fuji Xerox Co Ltd | メモリ制御装置 |
| US4754394A (en) * | 1984-10-24 | 1988-06-28 | International Business Machines Corporation | Multiprocessing system having dynamically allocated local/global storage and including interleaving transformation circuit for transforming real addresses to corresponding absolute address of the storage |
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