JPS5924491A - 半導体記憶装置の構成方法 - Google Patents
半導体記憶装置の構成方法Info
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- JPS5924491A JPS5924491A JP57131961A JP13196182A JPS5924491A JP S5924491 A JPS5924491 A JP S5924491A JP 57131961 A JP57131961 A JP 57131961A JP 13196182 A JP13196182 A JP 13196182A JP S5924491 A JPS5924491 A JP S5924491A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、半導体集積回路における記憶装置の構成方
法に関し、特に論理Ｖ Ｌ Ｓ Ｉ （超大規模集積回
路）のデツプ内に形成されるの圧適した半導体記憶装置
の構成方法に関する。
法に関し、特に論理Ｖ Ｌ Ｓ Ｉ （超大規模集積回
路）のデツプ内に形成されるの圧適した半導体記憶装置
の構成方法に関する。
ゲート数が１万個を超えるようなｌ！１ｉｉｌ埋ＶＬＳ
Ｉにおいては、第１図に示すように、半導体チップｌ
上の一部に、１個あるいは複数個のＲＱＭ（１７−ド・
オンリ・メモリ）２ａ、２ｂやＩＩＡＭ（ランダム・ア
クセス・メモリ）のよう１ｒ記憶装Ｒ（以下オンチップ
Ｉｔ Ｑ Ｍあるいはオンチップメモリと称する）を設
けろ場合がある。しかも、各オンリ・ツブＲＯＭ ２ａ
、２ｂ等は、それぞれその周辺の処理回路３の構成圧よ
って、例えばワード社が同一であっても、１ワードを構
成するビットＫ文が４ビツトのＲＯＭ、８ビットのＲＯ
へ’１．１２ビツトのＲＱＭ、あるいは１６ビツトのＩ
ｔ Ｑ Ｍと（・５よ５に、ビット数の異なるものが同
一チップ上に要求されることがある。これらオンチップ
メモリ及び処理回路３１．１：どけ、周知の半導体集積
回路技術により１つのチップ上に形成される。
Ｉにおいては、第１図に示すように、半導体チップｌ
上の一部に、１個あるいは複数個のＲＱＭ（１７−ド・
オンリ・メモリ）２ａ、２ｂやＩＩＡＭ（ランダム・ア
クセス・メモリ）のよう１ｒ記憶装Ｒ（以下オンチップ
Ｉｔ Ｑ Ｍあるいはオンチップメモリと称する）を設
けろ場合がある。しかも、各オンリ・ツブＲＯＭ ２ａ
、２ｂ等は、それぞれその周辺の処理回路３の構成圧よ
って、例えばワード社が同一であっても、１ワードを構
成するビットＫ文が４ビツトのＲＯＭ、８ビットのＲＯ
へ’１．１２ビツトのＲＱＭ、あるいは１６ビツトのＩ
ｔ Ｑ Ｍと（・５よ５に、ビット数の異なるものが同
一チップ上に要求されることがある。これらオンチップ
メモリ及び処理回路３１．１：どけ、周知の半導体集積
回路技術により１つのチップ上に形成される。
このように、例えばｌワードを構成−１４ビツト数が互
いＶＣ異なる複数種のオンチップメモリを含む論理ＬＳ
Ｉ（例えば、いわゆるカスタムＬ Ｓ Ｉ ）を設計す
る場合、各オンチップメモリはワンチップのＲＯＭやＲ
ＡＭのような汎用性がないので、経費や開発期間等の面
から多くの人手や時間をかけて設計することができない
。
いＶＣ異なる複数種のオンチップメモリを含む論理ＬＳ
Ｉ（例えば、いわゆるカスタムＬ Ｓ Ｉ ）を設計す
る場合、各オンチップメモリはワンチップのＲＯＭやＲ
ＡＭのような汎用性がないので、経費や開発期間等の面
から多くの人手や時間をかけて設計することができない
。
しかも、論理ＶＬＳＩにおいては、レイアウト設計にお
けろ人手を減らし、開発期間の短縮化を図るために、Ｃ
Ａ Ｄ （コンピュータ援用設計）システムを用いて、
ビルディングブロック式に設計を行なえろようにするこ
とが強く望まれている。
けろ人手を減らし、開発期間の短縮化を図るために、Ｃ
Ａ Ｄ （コンピュータ援用設計）システムを用いて、
ビルディングブロック式に設計を行なえろようにするこ
とが強く望まれている。
この発明の目的は、ｌワードを構成するビット数が互い
に異なる複数のオンチップメモリを容易に設計すること
のできる半導体記憶装置の構成方法を提供することにあ
る。
に異なる複数のオンチップメモリを容易に設計すること
のできる半導体記憶装置の構成方法を提供することにあ
る。
この発明の他の目的は、以下の説明及び図面から明確に
なるであろう。
なるであろう。
この発明では、オンチップメモリのビット数が異なって
もメモリセルアレイの部分は規則的なパターンの繰り返
しによって構成できることに着目して、このような規則
的なパターンをブロック化するようにした。このように
することにより、回路のレイアウト設計における人手を
大幅に減らすことができ、ＣＡＤシステムを用いて自動
チップ実装が行なえるようにできる。
もメモリセルアレイの部分は規則的なパターンの繰り返
しによって構成できることに着目して、このような規則
的なパターンをブロック化するようにした。このように
することにより、回路のレイアウト設計における人手を
大幅に減らすことができ、ＣＡＤシステムを用いて自動
チップ実装が行なえるようにできる。
以下本発明の実施例を図面を利用し゛ｒ−説明する。
−例として、ワード数が同一（１キロワード）で、読出
しビット数の異なるＲＱＭを構成′□ｆシ）方法を説明
する。
しビット数の異なるＲＱＭを構成′□ｆシ）方法を説明
する。
第２図は、本発明方法を用いて構成された１キロワード
×４ビツトのＩｔ ＯＭを示す。
×４ビツトのＩｔ ＯＭを示す。
図において、Ｂｏ 、 Ｂ＋ 、Ｂｔ 、Ｂｓけ全く
同一の回路構成にされたメモリセルアレーＩ Ｍ Ａ
ＩＬを主体とするメモリセルブロックである。各メモリ
セルアレイＭＡＲは、１０２４個（１キロ）のメモリセ
ルが例えば１６行×６４列のマ） ＩＪックス状状況配
設れてなる。
同一の回路構成にされたメモリセルアレーＩ Ｍ Ａ
ＩＬを主体とするメモリセルブロックである。各メモリ
セルアレイＭＡＲは、１０２４個（１キロ）のメモリセ
ルが例えば１６行×６４列のマ） ＩＪックス状状況配
設れてなる。
上記メモリセルブロックＢ。−［ＩＳけ、上記メモリセ
ルアレイＭ Ａ Ｒの他、各行におい°τ−メモリセル
カ共通に接続されている１６本のデータ線を駆動するた
めのＹデコーダＹ −１） Ｅ ＜：ど、データ線から
読み出された信号（データ）を検出して増幅するセンス
アンプＳＡとをそれぞれ含んで（・る。
ルアレイＭ Ａ Ｒの他、各行におい°τ−メモリセル
カ共通に接続されている１６本のデータ線を駆動するた
めのＹデコーダＹ −１） Ｅ ＜：ど、データ線から
読み出された信号（データ）を検出して増幅するセンス
アンプＳＡとをそれぞれ含んで（・る。
Ａは上記メモリセルアレイＭＡＩ？の名列のメモリに共
通に接続されている６４本のワード線を駆動するための
Ｘデコーダｘ −Ｄ Ｅ Ｃを主たる回路とするワード
線駆動ブロック（以下Ｘ−ＤＥＣブロックと称する）で
ある。このＸ −Ｄ Ｅ ＣブロックＡは、Ｘデコーダ
Ｘ −Ｄ Ｆ、 ＣとともにＸアドレスバッファＸ −
Ａ Ｉ） １３を含んでおり、このＸアドレスバッファ
Ｘ −Ａ １） Ｂにはこの場合６本のアドレス線が接
続されている。
通に接続されている６４本のワード線を駆動するための
Ｘデコーダｘ −Ｄ Ｅ Ｃを主たる回路とするワード
線駆動ブロック（以下Ｘ−ＤＥＣブロックと称する）で
ある。このＸ −Ｄ Ｅ ＣブロックＡは、Ｘデコーダ
Ｘ −Ｄ Ｆ、 ＣとともにＸアドレスバッファＸ −
Ａ Ｉ） １３を含んでおり、このＸアドレスバッファ
Ｘ −Ａ １） Ｂにはこの場合６本のアドレス線が接
続されている。
上記メモリセルブロックＢ。−Ｂ３は、特に制限されな
いが、それぞれ２組ずつＸ −Ｄ Ｔ！ＪＣブロックＡ
の上下に積み重ねるように配設されている。
いが、それぞれ２組ずつＸ −Ｄ Ｔ！ＪＣブロックＡ
の上下に積み重ねるように配設されている。
そしてその外側つまりメモリセルブロックＢ、とＢ、の
上下にそれぞれＹアドレスバッファＹ−ＡＩ） Ｂとメ
モリセルアレイの終端部Ｅとから７．ｃるブロックＣ，
Ｃが配設されている。各ブロックＣにはそれぞれ２本ず
つアドレス線が接続されている。
上下にそれぞれＹアドレスバッファＹ−ＡＩ） Ｂとメ
モリセルアレイの終端部Ｅとから７．ｃるブロックＣ，
Ｃが配設されている。各ブロックＣにはそれぞれ２本ず
つアドレス線が接続されている。
従って、ｊＪｅＸアドレスバッファＸ−Ａｔ）ＤＪＣア
ドレス信号Ａ。−Ａ、が入力されろと、ＸデコーダＸ
−Ｉ） Ｅ Ｃによって、各メモリセルブロックＩＩ、
〜Ｂ３内の６４本のワード線のうち１本が選択レベル処
される。、また、ブロック（、’、ｌのＹアドレスバッ
ファＹ −Ａ ｌ） Ｉｔにアドレス（Ｆｆ 号Ａ ｎ
〜Ａ、が入力されると、各メモリセルブ「ｊツク１３
ｏ〜Ｂ、内のＹデコーダＹ −１） Ｅ Ｃが同時に即
１作されて、各メモリセルアレイＭ Ａ Ｒ内のデータ
線のうち１本が選択されろ。その結果、各メモリーヒル
ブロックＢｎ−Ｂ、のセンスアンプＳ Ａからぞれぞれ
Ｉビットのデータが出力され、全体とじて４ビツトのデ
ータが並列に読み出されろ。
ドレス信号Ａ。−Ａ、が入力されろと、ＸデコーダＸ
−Ｉ） Ｅ Ｃによって、各メモリセルブロックＩＩ、
〜Ｂ３内の６４本のワード線のうち１本が選択レベル処
される。、また、ブロック（、’、ｌのＹアドレスバッ
ファＹ −Ａ ｌ） Ｉｔにアドレス（Ｆｆ 号Ａ ｎ
〜Ａ、が入力されると、各メモリセルブ「ｊツク１３
ｏ〜Ｂ、内のＹデコーダＹ −１） Ｅ Ｃが同時に即
１作されて、各メモリセルアレイＭ Ａ Ｒ内のデータ
線のうち１本が選択されろ。その結果、各メモリーヒル
ブロックＢｎ−Ｂ、のセンスアンプＳ Ａからぞれぞれ
Ｉビットのデータが出力され、全体とじて４ビツトのデ
ータが並列に読み出されろ。
第３図は、同様にして、この発明方法ｆｉ″、１、り構
成された１キロワード×１６ビリトの記憶装置（ＲＯＭ
）を示す。
成された１キロワード×１６ビリトの記憶装置（ＲＯＭ
）を示す。
この実施例では、Ｘ −Ｄ Ｅ Ｃブロックへの」ユニ
にそれぞれ第２図におけろメモリセルフ１フツク［１゜
〜Ｂ３と全く同一構成のブロックＬ）が８１組ずつ積み
木細工式に積み重ねられている。
にそれぞれ第２図におけろメモリセルフ１フツク［１゜
〜Ｂ３と全く同一構成のブロックＬ）が８１組ずつ積み
木細工式に積み重ねられている。
この場合にも、Ｘ−ＤＩ２ＣＩ２Ｃプロツクびブロック
Ｃは第２図のものと全く同じ構成で」、い。
Ｃは第２図のものと全く同じ構成で」、い。
つまり、メモリセルブロックＢはそれぞれ１６行×６４
列のマトリックス状のメモリセルアレイを有しており、
隣接したメモリセルブロック間では、６４本のワード線
およびＹアドレスバッファとＹデコーダ間を結ぶ配線が
互いに接続されている。
列のマトリックス状のメモリセルアレイを有しており、
隣接したメモリセルブロック間では、６４本のワード線
およびＹアドレスバッファとＹデコーダ間を結ぶ配線が
互いに接続されている。
そのため、アドレス信号Ａ。−Ａ、がＸ −Ｄ Ｅ Ｃ
ブロックＡＫ、またアドレス信号へ〇〜へ〇がブロック
Ｃ，ＣのＹアドレスバッファに、それぞれ入力されると
、各メモリセルブロックＢ内の同一のワード線およびデ
ータ線が同時に駆動される。
ブロックＡＫ、またアドレス信号へ〇〜へ〇がブロック
Ｃ，ＣのＹアドレスバッファに、それぞれ入力されると
、各メモリセルブロックＢ内の同一のワード線およびデ
ータ線が同時に駆動される。
その結果、各メモリセルブロックＢ内から、アトｖ ス
（Ｎ 号Ａ。−Ａｇに対応される１ビツトのデータＤが
読み出される。
（Ｎ 号Ａ。−Ａｇに対応される１ビツトのデータＤが
読み出される。
従って、第２図の回路（ＩｔＯＭ）では４ビツトのデー
タが並列に読み出されるようにされていたが、第３図の
回路（ＩＩＯＭ）においては１６ビツトのデータが並列
に読み出されるようになる。
タが並列に読み出されるようにされていたが、第３図の
回路（ＩＩＯＭ）においては１６ビツトのデータが並列
に読み出されるようになる。
ここで、ブロックＢに着目してみると、図面からもわか
るように、このブロックＢの下側にはブロックＡが接合
される場合と他のブロックＢが接合される場合がある。
るように、このブロックＢの下側にはブロックＡが接合
される場合と他のブロックＢが接合される場合がある。
また、ブロックＢの上側にはブロックＣが接合される場
合と他のブロックＢ従って、本発明を適用する場合には
、ブロックＢの下側の部分を、ブロックＡにもブロック
１３の上側の部分にも接続できるように、予め設計して
お（必要がある。、また、同様にブロックＢの上側の部
分は、ブロックＢの下側の部分にも、ブロックＣにも接
続できるように設計し又お（必要がある。
合と他のブロックＢ従って、本発明を適用する場合には
、ブロックＢの下側の部分を、ブロックＡにもブロック
１３の上側の部分にも接続できるように、予め設計して
お（必要がある。、また、同様にブロックＢの上側の部
分は、ブロックＢの下側の部分にも、ブロックＣにも接
続できるように設計し又お（必要がある。
そのため、本発明を適用した場合に１１、個別設計によ
り、１キロ゛ワード×４ビツトや１ギロワード×１６ビ
ツトのデータを記憶するＩｔ ＯＭを構成した場合に比
べて、多少レイアウトに無ｍ１が生じて各ブロック間（
Ａ−８間、Ｂ−８問およびＣ−８間）の整合性が悪（な
って、実装密度が低下することが考えられる。しかし、
本発明方法によれ２ば、その欠点を補ってあまりある設
泪土の省力化という利点がある。
り、１キロ゛ワード×４ビツトや１ギロワード×１６ビ
ツトのデータを記憶するＩｔ ＯＭを構成した場合に比
べて、多少レイアウトに無ｍ１が生じて各ブロック間（
Ａ−８間、Ｂ−８問およびＣ−８間）の整合性が悪（な
って、実装密度が低下することが考えられる。しかし、
本発明方法によれ２ば、その欠点を補ってあまりある設
泪土の省力化という利点がある。
すなわち、本発明を適用すれば、名機能ブロックＡ、
Ｂ、 Ｃをそれぞれ別個に一つだり股削ｌ−ておく
だけで、これらを適当な数だＩｔ）組み自せることによ
り、ビット数の異なる棟数個のメモリを短時間に設計し
てしまうことができる。しかも、各ブロック間の整合性
等を試験、シュミレーションによって確認しておけば、
これらの組合せの数を変えてビット数の異なるメモリを
構成した場合に、改めてそのメモリについ′Ｃ各ブロッ
ク間の整合性等について、試験、シュミレーションを行
なう必要がなくなる。
Ｂ、 Ｃをそれぞれ別個に一つだり股削ｌ−ておく
だけで、これらを適当な数だＩｔ）組み自せることによ
り、ビット数の異なる棟数個のメモリを短時間に設計し
てしまうことができる。しかも、各ブロック間の整合性
等を試験、シュミレーションによって確認しておけば、
これらの組合せの数を変えてビット数の異なるメモリを
構成した場合に、改めてそのメモリについ′Ｃ各ブロッ
ク間の整合性等について、試験、シュミレーションを行
なう必要がなくなる。
これによって、ビット数の異なるオンチップＲＯＭを複
数個必要とするような論理ＬＳＩを開発する場合に、本
発明を適用することにより開発期間が大幅に短縮される
という効果がある。
数個必要とするような論理ＬＳＩを開発する場合に、本
発明を適用することにより開発期間が大幅に短縮される
という効果がある。
特に論理ＶＬＳ Ｉの開発設計においては、各機能ブロ
ックＡ、 Ｂ、 （：’を一つずつ設計してこれら
のブロックをＣＡＤシステムのデータベースに入れて、
チップ上における各ブロックの相対的な位置関係を示し
てやることにより、ＣＡ Ｄシステムを用いて任意のビ
ット数のオンチップＲＯＭをコンピュータにより自動的
に設計することができる。
ックＡ、 Ｂ、 （：’を一つずつ設計してこれら
のブロックをＣＡＤシステムのデータベースに入れて、
チップ上における各ブロックの相対的な位置関係を示し
てやることにより、ＣＡ Ｄシステムを用いて任意のビ
ット数のオンチップＲＯＭをコンピュータにより自動的
に設計することができる。
これによって、ＶＬＳ Ｉのレイアウト設計が簡略化さ
れるとともに、ＣＡ Ｄシステノ、を用いたマスクパタ
ーンの形成も容易に行なえる。ｌ−かも、−変者ブロッ
クを股引してやれば、メンチップメモリを有する他の論
理ＬＳＩを新たに開発確る場合にもこれを利用すること
ができ、その結果１、Ｓｌの開発期間およびこれに要す
る人手が大幅に縮減される。
れるとともに、ＣＡ Ｄシステノ、を用いたマスクパタ
ーンの形成も容易に行なえる。ｌ−かも、−変者ブロッ
クを股引してやれば、メンチップメモリを有する他の論
理ＬＳＩを新たに開発確る場合にもこれを利用すること
ができ、その結果１、Ｓｌの開発期間およびこれに要す
る人手が大幅に縮減される。
なお、ピ・ト数が大きなメモリはビット数の小−さなも
のに比べて性能が劣化するおそれがキ）るが、各機能ブ
ロックを設計する際に、最大構成のメモリ（実施例では
１６ビツト）を想定１．て股削しておけば、それ以下の
規模のメモリを構成し！、−場合にも、所望の性能以下
になるおそれけｙ６い。例えば、ワード線を駆動するＸ
−１） Ｅ Ｃニブロックについて述べると、ワード線
を駆動する忙そＪｌの駆動能力を最大規模のメモリに合
わせて設唱ｔ、 −ｃ ：ｔ、ｔけば、それ以下のどの
ような規模のメモリニ刻しても、所定時間内にワード線
をメモリセルのＪ■択レベルに上昇させることができる
。従って、この発明を実施してもメモリの性能が低下−
することにない。
のに比べて性能が劣化するおそれがキ）るが、各機能ブ
ロックを設計する際に、最大構成のメモリ（実施例では
１６ビツト）を想定１．て股削しておけば、それ以下の
規模のメモリを構成し！、−場合にも、所望の性能以下
になるおそれけｙ６い。例えば、ワード線を駆動するＸ
−１） Ｅ Ｃニブロックについて述べると、ワード線
を駆動する忙そＪｌの駆動能力を最大規模のメモリに合
わせて設唱ｔ、 −ｃ ：ｔ、ｔけば、それ以下のどの
ような規模のメモリニ刻しても、所定時間内にワード線
をメモリセルのＪ■択レベルに上昇させることができる
。従って、この発明を実施してもメモリの性能が低下−
することにない。
前記実施例では、読出しデータ１ビツトごとにメモリセ
ルアレイＭＡＩＬを主体とする回路を１ブロツク化した
ものを説明したが、論理ＬＳＩではデータのビット数は
一般に偶数をとることが多いので、２ビツト分のメモリ
セルアレイＭ Ａ ＲとそのＹデコーダＹ −ＩＪ Ｅ
ＣおよびセンスアンプＳＡを２つずつ含む回路を１フ
ロツク化するようにしてもよい。その場合には、第２図
および第３図と同一のビット数のメモリを構成するのに
必要なメモリセルブロックＢの数は、それぞれ第２図、
第３図の半分になる。
ルアレイＭＡＩＬを主体とする回路を１ブロツク化した
ものを説明したが、論理ＬＳＩではデータのビット数は
一般に偶数をとることが多いので、２ビツト分のメモリ
セルアレイＭ Ａ ＲとそのＹデコーダＹ −ＩＪ Ｅ
ＣおよびセンスアンプＳＡを２つずつ含む回路を１フ
ロツク化するようにしてもよい。その場合には、第２図
および第３図と同一のビット数のメモリを構成するのに
必要なメモリセルブロックＢの数は、それぞれ第２図、
第３図の半分になる。
また、前記実施例では、Ｘ −Ｄ ＦＪＣブロックＡの
両側（上下）にメモリセルブロックＢを同数ずつ配置す
る構成が示されているが、Ｘ −Ｄ Ｅ ＣブロックＡ
の一方の側にのみメモリセルブロックＢを積み木細工式
に積み重ねて行くようにさせることも可能である。ただ
し、前記実施例のように、ブロックＡの両側にブロック
Ｂを配置した方が、各ワード線の長さが短くなってワー
ド線の寄生容重が少なくなり、Ｘ −１） ＥＣブロッ
クのワード線に対する駆動能力が小さくてよいといり利
点がある。また、Ｘ −Ｄ Ｅ （ニブロックＶＣ，対
して遠端部のワード線の電位がメモリセルの非選択し／
ベルから選択レベルへ上昇する寸での時間が短かくなり
、高速化が図れるという利点もある。
両側（上下）にメモリセルブロックＢを同数ずつ配置す
る構成が示されているが、Ｘ −Ｄ Ｅ ＣブロックＡ
の一方の側にのみメモリセルブロックＢを積み木細工式
に積み重ねて行くようにさせることも可能である。ただ
し、前記実施例のように、ブロックＡの両側にブロック
Ｂを配置した方が、各ワード線の長さが短くなってワー
ド線の寄生容重が少なくなり、Ｘ −１） ＥＣブロッ
クのワード線に対する駆動能力が小さくてよいといり利
点がある。また、Ｘ −Ｄ Ｅ （ニブロックＶＣ，対
して遠端部のワード線の電位がメモリセルの非選択し／
ベルから選択レベルへ上昇する寸での時間が短かくなり
、高速化が図れるという利点もある。
一般に、半導体メモリにおいては、ワード線の長さが大
きくなると、ワード線の途中にバッファを入れることが
周知であるが、本発明においてもメモリセルブロック１
１の数が多くなった場合、このようなバッファ列を別個
のブロックとして構成しておいて、適当なメモリセルブ
ロック１１とＩＳどの間に入れたり、あるいは予めブロ
ックＢ内にバッファ列を含ませたりしてもよい。
きくなると、ワード線の途中にバッファを入れることが
周知であるが、本発明においてもメモリセルブロック１
１の数が多くなった場合、このようなバッファ列を別個
のブロックとして構成しておいて、適当なメモリセルブ
ロック１１とＩＳどの間に入れたり、あるいは予めブロ
ックＢ内にバッファ列を含ませたりしてもよい。
ただし、メモリセルブロク４０間でのワード線同士の接
続部を、アルばニウム層で導１’ｌ ｆｌ＋ポリシリコ
ンのワード線をサンドイッチ状に挾んで補強することに
より、バッファを設ける必要がないようにさせることも
可能である。
続部を、アルばニウム層で導１’ｌ ｆｌ＋ポリシリコ
ンのワード線をサンドイッチ状に挾んで補強することに
より、バッファを設ける必要がないようにさせることも
可能である。
更に、前記実施例では、ＸデコーダＸ −ＩＪ Ｅ Ｃ
とＸアドレスバッファＸ−ＡＤＨとを一つのブロックと
し、メモリセルアレイＭ ＣＡとＹデコーダＹ −Ｄ
Ｅ Ｃ”およびセンスアンプＳＡを一つのブロックとし
、またメモリセルアレイ終端部とＹアドレスバッファＹ
−Ａ Ｉ） １３を一つのブロックとしたものを説明
ｌまたが、ブロックの分は方２回路の並べ方はこれに限
定されるものではない。例えば、ＸアドレスバッファＸ
−Ａ Ｄ ＨトＹアドレスバッファＹ −Ａ Ｉ）
Ｈな一つのフロックとしたり、あるいは前記ブロックＡ
、 Ｂ、 Ｃを史に複数個のブロックに分けて設計
し、それらを組み合せてメモリ全体を構成するようなこ
ともｖｒ３能である。
とＸアドレスバッファＸ−ＡＤＨとを一つのブロックと
し、メモリセルアレイＭ ＣＡとＹデコーダＹ −Ｄ
Ｅ Ｃ”およびセンスアンプＳＡを一つのブロックとし
、またメモリセルアレイ終端部とＹアドレスバッファＹ
−Ａ Ｉ） １３を一つのブロックとしたものを説明
ｌまたが、ブロックの分は方２回路の並べ方はこれに限
定されるものではない。例えば、ＸアドレスバッファＸ
−Ａ Ｄ ＨトＹアドレスバッファＹ −Ａ Ｉ）
Ｈな一つのフロックとしたり、あるいは前記ブロックＡ
、 Ｂ、 Ｃを史に複数個のブロックに分けて設計
し、それらを組み合せてメモリ全体を構成するようなこ
ともｖｒ３能である。
また、メモリセルアレイを前記実施例のように横方向に
分割するのではなく、縦方向に分割してブロック化し、
これを適当な数だけ糾み合せることによって、ワード数
の異なるメモリをビルディングブロック式圧構成するこ
ともできる。
分割するのではなく、縦方向に分割してブロック化し、
これを適当な数だけ糾み合せることによって、ワード数
の異なるメモリをビルディングブロック式圧構成するこ
ともできる。
ただし、この場合にはＸデコーダのアドレスビット数が
変わるので、例えば最大構成のＸデコーダを設計してお
いて、それよりも小さフエメモリを構成するときにはい
ずれかに適当なアドレスバッファの入力を固定する等の
方法を採る＋ｇ−要がある〇更に本発明は、ＲＯＭのみ
でなく、Ｉｔ Ａ ＭあるいはＰＬＡ（プログラマブル
・ロジック・アレイ）やＦＩＦＱ（Ｆｉｒｓｔ Ｉｎ
Ｆｉｒｓｔ Ｏｕｔ ）メモリ等にも適用できるもので
ある。
変わるので、例えば最大構成のＸデコーダを設計してお
いて、それよりも小さフエメモリを構成するときにはい
ずれかに適当なアドレスバッファの入力を固定する等の
方法を採る＋ｇ−要がある〇更に本発明は、ＲＯＭのみ
でなく、Ｉｔ Ａ ＭあるいはＰＬＡ（プログラマブル
・ロジック・アレイ）やＦＩＦＱ（Ｆｉｒｓｔ Ｉｎ
Ｆｉｒｓｔ Ｏｕｔ ）メモリ等にも適用できるもので
ある。
以上説明したように本発明によれば、数個の機能ブロッ
クを設営１するだけで、こね、らな適当な数だけ組み合
せることにより、ワード数七）る（・はビット数の異な
る複数種のメモリを容Ａに構成することできる。これに
よって、論理１．Ｓｌにおけイ）オンチップメモリの開
発設計に要する人手と時間を大幅に減少させろことがで
きろとともに、ＣＡＩ）システムを用いて自動チップ実
装が行１．「えろようになるため、論理ＶＬＳＩの開発
期間を知縮させることができるとい５効果がカ・る。
クを設営１するだけで、こね、らな適当な数だけ組み合
せることにより、ワード数七）る（・はビット数の異な
る複数種のメモリを容Ａに構成することできる。これに
よって、論理１．Ｓｌにおけイ）オンチップメモリの開
発設計に要する人手と時間を大幅に減少させろことがで
きろとともに、ＣＡＩ）システムを用いて自動チップ実
装が行１．「えろようになるため、論理ＶＬＳＩの開発
期間を知縮させることができるとい５効果がカ・る。
第１図は本発明方法が適用される論理Ｉ・８１の概略構
成図、 第２図は本発明方法により構成された４ビットＩｔＯＭ
の構成例を示すブロック図、 第３図は同じく本発明方法により構成された１６ピツ）
ＩｔＯＭの構成例を示すブロック図である。 １・・・半導体チップ、２ａ、２ｂ・・・オンチップメ
モリ、Ａ、 Ｂ、 Ｃ・・・機能ブロック、Ｍ Ａ
Ｒ・・・メモリセルアレイ、Ｘ −Ｄ Ｅ Ｃ・・・
Ｘデコーダ、Ｘ−ＡＤＩ（・・・Ｘアドレスバッファ、
Ｙ・・・Ｄ Ｅ Ｃ・・・Ｙデコーダ、Ｙ−ＡＤＨ・・
・Ｙアドレスバッファ、ＳＡ・・・センスアンプ。 代理人 弁理士 薄 １）利 幸 第 １ 図 Ｊ Ｉ ゛ 第 ２ 図 第 ３ 図
成図、 第２図は本発明方法により構成された４ビットＩｔＯＭ
の構成例を示すブロック図、 第３図は同じく本発明方法により構成された１６ピツ）
ＩｔＯＭの構成例を示すブロック図である。 １・・・半導体チップ、２ａ、２ｂ・・・オンチップメ
モリ、Ａ、 Ｂ、 Ｃ・・・機能ブロック、Ｍ Ａ
Ｒ・・・メモリセルアレイ、Ｘ −Ｄ Ｅ Ｃ・・・
Ｘデコーダ、Ｘ−ＡＤＩ（・・・Ｘアドレスバッファ、
Ｙ・・・Ｄ Ｅ Ｃ・・・Ｙデコーダ、Ｙ−ＡＤＨ・・
・Ｙアドレスバッファ、ＳＡ・・・センスアンプ。 代理人 弁理士 薄 １）利 幸 第 １ 図 Ｊ Ｉ ゛ 第 ２ 図 第 ３ 図
Claims (1)
- 論理ＬＳＩが形成される半導体チップ上の一部に半導体
記憶装置を構成する方法において、上記半導体記憶装置
を、少なくとも、Ｘ系のデコーダを含むブロックと、メ
モリセルアレイを含むブロックと、Ｙ系のアドレスバッ
ファを含むブロックとに分割して、これらの各ブロック
を適当な数だけ組み合せることにより所望の大きさを有
するメモリを構成するようにしたことを特徴とする半導
体記憶装置の構成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57131961A JPS5924491A (ja) | 1982-07-30 | 1982-07-30 | 半導体記憶装置の構成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57131961A JPS5924491A (ja) | 1982-07-30 | 1982-07-30 | 半導体記憶装置の構成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5924491A true JPS5924491A (ja) | 1984-02-08 |
Family
ID=15070262
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57131961A Pending JPS5924491A (ja) | 1982-07-30 | 1982-07-30 | 半導体記憶装置の構成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5924491A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5919367A (ja) * | 1982-07-26 | 1984-01-31 | Toshiba Corp | メモリ付ゲ−トアレイ |
-
1982
- 1982-07-30 JP JP57131961A patent/JPS5924491A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5919367A (ja) * | 1982-07-26 | 1984-01-31 | Toshiba Corp | メモリ付ゲ−トアレイ |
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