JPS5919367A - メモリ付ゲ−トアレイ - Google Patents

メモリ付ゲ−トアレイ

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JPS5919367A
JPS5919367A JP57129806A JP12980682A JPS5919367A JP S5919367 A JPS5919367 A JP S5919367A JP 57129806 A JP57129806 A JP 57129806A JP 12980682 A JP12980682 A JP 12980682A JP S5919367 A JPS5919367 A JP S5919367A
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JP
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memory
array
gate array
unit
chip
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Tsuneo Kinoshita
常雄 木下
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Toshiba Corp
Tokyo Shibaura Electric Co Ltd
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    • G—PHYSICS
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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
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  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明はセξ・カスタムＬＳＩ手法により構成されるメ
モリ付ｆ−）プレイに関する。
〔発明の技術的背景とその問題点〕
一般に、新たな論理ＬＳＩ　（即ち、所謂フルカスタム
ＬＳＩ）を作ろうとすると、その製作には膨大な開発期
間並びに費用がかかるため、この種ＬＳＩの多品種少量
生産はできない。そこで、ＬＳＩを短期間に、しかも低
コストで少量生産できる手段として、ゲートアレイ（セ
ミカスタムＬＳＩ　）と呼ばれるＬＳＩ設計、製作技術
が普及してきた。
しかしながら現存するこの種ｆ−１７レイは、第１図に
示される如く、単にセル１内にトランジスタアレイ２が
作られ、その上に金属配線を施すことによってカスタム
論理を組立てる方式従ってこのような方式にあっては、
組合せ。
順序回路の設計は効率良く行なうことができるカ、側光
ばソエネラルレゾスタ、フローティングレジスタ等を含
む各種メモリ棄子の設計を行なおうとすると、チップ上
のトランジスタを多数個必要とすることから、メモリ容
量を多く採ることができず、かつメモリセルの所要面積
を小さくできないため、メモリスピードを上げることが
できないという欠点を有していた。
〔発明の目的〕
本発明は上記実情に鑑みなされたもので、同一チップ内
に、予め構成されたメモリ部と他の論理構成のためのト
ランジスタアレイとをｌｆし、かつそのメモリ構成を任
意に選択できる構成として、所望するメモリを容易に持
たせることができ、応用範囲を大幅に拡充することので
きるメモリ付ダートアレイを提供することを目的とする
。
〔発明の概要〕
本発明はチップ内面積を２つの領域に区分し、その一方
の領域に、トランジスタアレイのみによるゲートアレイ
を配置し、他方の領域に、トランジスタアレイ上で構成
されるメモリ素子構造ではなく、当初よシメモリ専用に
組まれたメモリブロックを配置したｒ−）アレイのマス
ク・母ターンを用意して、金属配線工程の際に、任意の
ビット・ワード単位をもつメモリブロックを得ることの
できるようにしたものである。これによシ、限られたチ
ップ内面積の狭い特定領域に、トランジスタアレイ上で
構成されるメモリ容量よシも大きな容量のメモリをおく
ことができ、使用用途に応じた所望単位構成のメモリを
容易に得ることができることから、極めて応用範囲の広
いメモリ付デー）アレイＬＳＩとなる。
〔発明の実施例〕
以下図面を参照して本発明の一実施例を説明する。
第２図は本発明の一実施例におけるメモリ付ｒ−）アレ
イを示すブロック図であり、セル１０内の略半分の領域
Ａ１にメモリ部１１を配置し、残る領域Ａ３には従来通
りのトランジスタアレイ部１２を配置している。
第３図は上記メモリ部１１の構成例を示したもので、こ
こでは８ビ、トス８ワード構成の４組のメモリブロック
ｌｌｋ、ＪＩＢ、ＩＩＣ。
１１Ｄを上記第２図に示す領域Ａｌに配置しである。こ
の４組のメモリブロック１１　Ａ　、ＪＪＢ。
１１Ｃ，１１Ｄは互に切シ離されている。
第４図は上記一実施例におけるメモリ付ｆ　−ドアレイ
の具体的な回路ブロック図である。図中、１１に、１１
Ｂ、ＩＩＣ，１１Ｄは前述のメモリブロック、２１．２
２はアドレスデコーダ、２３はセレクタ、ＡＤＬはアド
レスライン、ＥＬはコントロール（イネーブル信号）ラ
イン、ＭＤＬはメモリデータラインである。これら図中
の各ブロックは専用のダート構成で予め作られ、又図中
のブロック内における配線も予めなされて゛いる。
ここで一実施例の動作について説明する。一実施例のメ
モリ付ｆ−）アレイは、第２図に示５− される如（、ｆ−）アレイチップ１０上の約１／２の面
積にメモリ部１１を配置する。メモリ部１１は、ここで
は第３図に示す如く、８ビツト×８ワードを１組として
４組のメモリブロック１１に、１１Ｂ、１１Ｃ，ＩＩＤ
でなる。このようなメモリブロック構成でなるメモリ付
ダートアレイは、第４図に示すような回路構成が予め作
られているものとする。即ち、８ビツト×８ワードを１
ブロツクとする４つのメモリブロックＪＪＡ、Ｊ　７Ｂ
　、ＩＩＣ，１１Ｄは、アドレスデコーダ（Ｄ、）２７
により、Ｏ〜７番地に該当するメモリ内容をリード／ラ
イトすることができる。このアドレスデコーダ（Ｄｓ）
２ノは他のアドレスデコーダ（Ｄ４　）２！！と共に予
め組まれている、即ち作り付けとなっている。又、アド
レスデコーダ（Ｄ４　）２２の出力は、メモリプロ、り
１１に、ＪＩＢ、ＩＩＣ。
１１Ｄからの出力データを選択し、メモリデータライン
ＭＤＬに出力するセレクタ２３に対するセレクト信号（
Ａ８・Ａ（、Ａ８・口、ロ６− に４．Ａ８・Ａ４）となる。即ち、例えばアドレスライ
ンＡＤＬのＡ８．Ａ４ラインの入力が”　Ｈ、Ｌ　”で
あったときは、Ａ８・Ａ４でセレクトされる８ビツトの
メモリ内容（メモリプロ、りＪＩＢの内容）がメモリデ
ータラインＭＤＬへ出力される。このときはコントロー
ルラインＥＬのＥＭ８（イネーブルＢｂｔｔ）信号がオ
ンである必要がある。同様にＥ：Ｎｘａ（イネーブル１
６旧ｔ）信号がオンのとき、Ａ４又はＡ４に対応して、
上位１６ビツト、又は下位１６ビツトのメモリデータが
メモリデータラインＭＤＬよりリード／ライトされる。
更に１２　Ｎ３２　（イネーブル３２　ｂＨ）信号がオ
ンのときには、メモリデータラインＭＤＬより３２ビツ
トのメモリデータをリード／ライトすることができる。
第４図の実施例に示される範囲内までは実際に配線が施
されているが、第２図に示す他のトランジスタアレイ部
１２との間の結線は成されていない。この結果は全体の
論理が固まシ、当該チップの・り−ソナライズが成され
る工程（金属配線工程）で実施される。正確には、メモ
リ部１ノ上の金属配線も、最後のパーソナライズ工程で
、他の結線と同時に行なわれる。但し、メモリ部１１の
配線パターンは常に決められたものとなっている。
第５図乃至第７図は、それぞれ他の実施例を示している
。第５図はチッゾ内の特定領域に１６ビツト×１６ワー
ドのジェネラルレジスタＧ　ＲＡ　Ｉ　Ｇ　ＲＢ　ｒ　
Ｇ　Ｒｃ　＊　Ｇ　ＲＤを構成した場合、第６図は上記
領域に３２ビツト×８ワードのンローティングレジスタ
Ｆ　ＲＡ　Ｉ　Ｆ　Ｒｎ　ｚ　Ｆ　Ｒｃ　＊ＦＲＤを構
成した場合、第７図は上記領域に８ビツト×３２ワード
のスクラッチパッドメモリ８　Ｐ　Ａ　Ｉ　８　Ｐ　Ｂ
　Ｉ　Ｓ　Ｐ　ｃ　、Ｓ　Ｐ　ｎを構成した場合を示し
ている。
尚、上記した実施例において、４組の各メモリブロック
をｍ　＋　１ビツト×ｎワード構成として、ｍ＋１ビツ
ト目をノ量すティピットとし、かつパリティ発生回路及
びパリティチェック回路を予め組込むことにより、ｓｖ
ティ機能付のメモリをもたせることができる。
上述の如くしてメモリ付ｒ−）アレイを実現したことに
より、メモリ部１１の所要面積は、トランジスタアレイ
上で同一容量のメモリを構成する際の同面積に比して大
幅にコンＡクト化でき、かつメモリの構成方法（ビット
とワードの組み方）も自由度が得られるので、極めて応
用範囲の広いｙ−ドアレイとなる。
〔発明の効果〕
以上詳記したように本発明のメモリ付？−）アレイによ
れば、チップ内面積を２つの領域に区分し、その一方の
領域に、トランジスタアレイのみによるｆ−）を配置し
、他方の領域に、当初より組まれたメモリブロックを配
置して、金属配線工程の際に、任意のビット、ワード単
位をもつメモリブロックを得る構成としたことにより、
使用用途に応じた所望単位構成のメモリを容易に得るこ
とができ、応用範囲を大幅に拡充できる。
９−
【図面の簡単な説明】
第１図は従来のｒ−）アレイ構成を示すブロック図、第
２図は本発明の一実施例を示すブロック図、第３図は上
記実施例のメモリブロック構成例を示すブロック図、第
４図は上記実施例の具体的な回路構成例を示す回路ブロ
ック図、第５図乃至第７図はそれぞれ他の実施例におけ
るメモリブロック構成を示すブロック図である。 １０・・・セル、１１・・・メモリ部、１１　Ａ　、Ｊ
ＪＢ。 ノＩＣ，１１Ｄ・・・メモリプロ、り、１２・・・トラ
ンジスタアレイ部。 出願人代理人　　弁理士　鈴　江　武　彦−１〇− 第１図 １１Ａ　　　　　１１ｊ５ 第２図 ０ １１ＣＩＩＬ） 第５図 第７図 ２９５−

Claims (4)

    【特許請求の範囲】
  1. （１）金属配線工程を残したゲートアレイのマスク・母
    ターンにおいて、その一部特定領域にメモリプロ、りを
    複数個配置しておき、このメモリブロックのワード及び
    ビット構成を、金属配線時に任意に選択できる構成とし
    たことを特徴とするメモリ付ゲートアレイ。
  2. （２）前記特定領域に４組のメモリブロックを置き、前
    記各メモリブロックをｍピ、トスｎワード構成とした特
    許請求の範囲第１項記載のメモリ付ゲートアレイ。
  3. （３）　　前記特定領域に４組のメモリブロックを置き
    、前記各メモリプロ、りをｍ　−１−１ビツト×ｎワー
    ド構成として、ｍ＋エビ、ト目を・母すティビ、トシた
    特許請求の範囲第１項記載のメモリ付ゲートアレイ。
  4. （４）　　ｚｆリティ生成回路及び・！リティチェ、り
    回路を同一チップに内賦してなる特許請求の範囲第３項
    記載のメモリ付ｆ−）アレイ。
JP57129806A 1982-07-26 1982-07-26 メモリ付ゲ−トアレイ Granted JPS5919367A (ja)

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US06/902,091 US4675849A (en) 1982-07-26 1986-08-27 Semiconductor device

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