JPS5926135B2 - 不揮発性フリツプフロツプ回路 - Google Patents

Description

【発明の詳細な説明】 この発明は不揮発性フリップフロップ回路（以下、フリ
ップフロップ回路をＦＦ回路と記す。

）の改良に関するものである。

一般に、不揮発性ＦＦ回路としては、通常のＭＯ８構造
を有する電界効果トランジスタ（以下、ＦＥＴと記す）
を用いたバイナリカウンタ等の各ビットを構成するＦＦ
回路と、不揮発性絶縁ゲート型電界効果メモリトランジ
スタの一種であるＭＮＯＳ（Ｍｅｔａ＃ Ｎ１ｔｒｉｄ
ｅ ０ｘｉｄｅ Ｓｉ）構造を有するＦＥＴとを併用し
たものがある。

ところで、ＭＮＯ８構造のＦＥＴは、周知のように、異
種の絶縁膜の境界付近に存在するポテンシャルの井戸と
してのトラップに電荷をトンネル現象により注入するト
ンネル注入型のＭＩＯ８（Ｍｅｔ−ａｌ工ｎ５ｕＡ’ａ
ｔｏｒ ０ｘｉｄｅ ５ｉｅｉｃｏｎ）構造のＦＥＴ
の一種で、上記電荷の注入によりゲートの閾値電圧の大
小を二値情報９７１９１ 、２１ Ｑ ｊｊに対応させ
て情報を不揮発的に記憶するようにしたものである。

第１図〜第３図に従って、Ｐチャンネル形ＭＯ８ＦＥＴ
を周辺回路に、ＭＮＯ８構造を有するＦＥＴを記憶素子
に用いた従来の不揮発性ＦＦ回路について説明する。

第１図において、１は２進コードの１ビツトを構成する
ＦＦ回路であり、このＦＦ回路は１０個のＰチャンネル
形ＭＯ８ＦＥＴ ＴｌＱ 、 Ｔ、夏〜Ｔ５Ｑ。

Ｔ、可を備えている。

２はＭＮＯ８構造を有するメモリトランジスタＭＴ Ｑ
、 ＭＴ互を備えた一対のメモリ回路（各メモリ回路
を区別する必要があるときには、各々２Ｑ、２ｉＱの符
号を用いる。

）３はＰチャンネル形ＭＯ８ＦＥＴ （図示せず）から
なる周知のインバータ回路で、ＦＦ回路１の負荷段に接
続されたものに符号３Ｌ、及び情報信号りの反転信号ｎ
を形成するものに符号３Ｄを夫々付す。

更に、上記ＦＦ回路１の構成を詳述すると、ＦＦ回路１
において、４はＦＦ回路１の一対の出力路で、この出力
路は正出力信号Ｑを出力する正出力路４Ｑ及び反転出力
信号Ｑを出力する反転出力路４点を備えている。

又、フリップフロップの駆動段のスイッチング用のＭＯ
８ＦＥＴＴ１Ｑ、Ｔ１互のドレインは接続点Ａ。

Ｂに、ソースは接地電位Ｖｓｓに各々接続されており、
更にＭＯ８ＦＥＴＴ１ＱのゲートはＩＰＦ程度の容量の
コンデンサＣＱを介して、前記接地電位Ｖｓｓに、ＭＯ
ＳＦＥＴ Ｔ、ｉのゲートはＩＰＦ程度の容量のコンデ
ンサＣＱを介して、接地電位Ｖｓｓに接続されている。

メモリトランジスタＭＴＱ、ＭＴ−ｉのソース及びドレ
インは、夫々ＭＯ８ＦＥＴ Ｔ２Ｑ 、 Ｔ２互 の
ソース及びドレインに、即ちメモリトランジス９ＭＴ。

。ＭＴ−は夫々ＭＯ８ＦＥＴＴ２Ｑ、Ｔ２司に並列に接
続されている。

更に、メモリトランジスタＭＴＱ。ＭＴ−のドレインは
夫々負荷用のＭＯ８ＦＥＴＴ３Ｑ。

Ｔ−を介して電源電位（ｖＤＤ（−一１９ｖ））に接Ｑ 続されており、又メモリトランジスタＭＴＱ。

ＭＴＱのゲートはメモリゲート電位ｖＭに接続されてい
る。

一方ＭＯ８ＦＥＴＴ２Ｑ、Ｔ２互のゲートはインバータ
回路３Ｌの出力側に接続されており、このインバータ回
路３Ｌの入力側はメモリゲート電位ｖＭに接続されてい
る。

以上の回路構成から明らかなように、ＭＯＳＦＥＴ Ｔ
２Ｑ、Ｔ２互、メモリトランジスタＭＴＱ、ＭＴ互、及
びＭＯ８ＦＥＴＴ３Ｑ、Ｔ３互により、ＦＦ回路の一対
の負荷回路が構成されている。

次に、ＦＦ回路１の情報信号り及びクロック信号φの検
出回路の構成について説明する。

Ｔ４Ｑ、Ｔ、ｉはクロック信号φを検出するＭＯＳＦＥ
Ｔで、各ゲートにはクロック信号φが印加され、各ドレ
インは夫々前記接続点Ａ、Ｈに接続されており、各ソー
スは情報信号検出用のＭＯＳＦＥＴ Ｔ、Ｑ、Ｔ５互の
各ドレインに夫々接続されている。

又、情報信号検出用のＭＯ８ＦＥＴＴ５Ｑ。Ｔ５互 の
各ソースは接地電位Ｖｓｓに、又、ＭＯＳＦＥＴ Ｔ、
互のゲートには情報信号りが、ＭＯ８ＦＥＴＴ５Ｑ♀ゲ
ートにはインバータ３Ｄを介して、反転信号りが印加さ
れるように構成されている。

前記各ＭＯ８ＦＥＴＴ１Ｑ、Ｔ′４Ｑ、Ｔ５Ｑ及びＴ１
互、Ｔ４互、Ｔ５互は、ＦＦ回路１の駆動回路を構成し
ている。

又、前記各ＭＯ８ＦＥＴ Ｔ、Ｑ、Ｔ、す〜Ｔ５Ｑ、
Ｔ、ｉ及びメモリトランジスタＭＴＱ。

ＭＴＱの基板は全て接地されており、第１図においては
省略されている。

次に第１図に示された不揮発性ＦＦ回路の動作を第２図
のタイミング図を用いて説明する。

このタイミング図では、時刻の変化に対して、電源電位
几９、情報信号Ｄ１クロック信号φメモリゲート電位Ｖ
い出力信号Ｑ、Ｑ及びメモリトランジスタＭＴＱ、ＭＴ
−５の状態を示している。

更に、この不揮発性ＦＦ回路に使用されるＭＯＳＦＥＴ
の閾値電圧ｖｔｈより正電位で、約Ｏ〜−２［Ｊの電位
（以下ＶＨと記す）以上の電位を高電位レベルｒＨＪレ
ベルと呼称する）の信号とする。

又、閾値電圧ｖｔｈより負荷電位で約−１０〜−１９（
Ｖｌの電位（以下ｖＬと記す）を低電位レベル（以下ｒ
ＬＪレベルの呼称する）の信号とする。

又、タイミング図から明らかなように、「Ｌ」のレベル
クロック信号φが入力され、このｒＬＪレベルのクロク
信号φが消失する度毎ｌこ、メモリゲート電位ｖＭは後
述する正の消去電位ｖＥに、この消去電位Ｖ。

の消失直後に後述する負の書込み電位ｖｗとなるように
制御されており、又後述する読出し動作中（時点１１５
〜時点ｔｘａ）？Ｑｔ負のクロック信号φが入力されな
いようｌこも構成されている。

ここで、ＭＮＯ８構造を有するメモリトランジスタＭＴ
Ｑ、ＭＴ４の動作について説明するさ、第１図に示した
メモリトランジスタは、Ｐチャンネル形ＭＮＯ８構造の
ＦＥＴからなり、その動作としては、消去動作、書込み
動作、読出し動作がある。

消去動作は、メモリトランジスタＭＴＱ、ＭＴｉのゲー
トに正の消去電圧Ｖ。

を印加することにより行なう。

前述のように、メモリトランジスタＭＴＱ、ＭＴ−Ｈの
基板は接地されているので、前記消去操作を行なうこと
により、メモリトランジスタＭＴＱ又はＭＴｉのゲート
酸化膜（ｓｉ３Ｎ４）吉ゲート酸化膜（Ｓ ｉｏ ２
）との界面に形成されたトラップに電子が基板からゲー
ト酸化膜を介してトンネル電流として、注入され、これ
がトラップに捕束される結果メモリトランジスタＭＴＱ
又はＭＴｉの閾値電圧ｖｔｈは通常の負の数ボルトから
正電位側にシフトして、Ｏ〜正の数ボルトに、即ち弱い
ディプレッションモード（ノーマリオンの状態）になる
。

以後、この状態を”０′”状態と呼称する。

次に書込み動作はメモリトランジスタＭＴｉ。

ＭＴｉのゲートに負の書き込み電圧ｖｗを印加すること
により行なう。

この際、メモリトランジスタＭＴ 又はＭＴ−Ｈのソ
ース電圧即ちＦＦ回路１の出力路４Ｑ又は４Ｑのレベル
により、その結果が異なる為出力路４Ｑ又は４Ｑのレベ
ルが先ずｒＬＪレベルの場合について説明する。

この場合には、メモリトランジスタＭＴＱ又はＭＴｑの
ソース・ドレインとゲート間の実効電位差は１■ニーｖ
Ｌ １である。

従って、この程度のの大きさの実効電位差では、前記ト
ラップに正孔がトンネル電流として注入され得ないので
、メモリトランジスタＭＴＱ又はＭＴｉは”０″状態を
維持している。

一方出力路４Ｑ又は４ＱがｒＨＪレベルの場合は、前記
実効電位差はＩＶＷ−ＶＨｌ（−＝：ＩＶｗＩ）である
ので、ホールが基板から、前述の動作と同様に、前記ト
ランジスタに注入される。

その結果、メモリトランジスタＭＴ 又はＭＴｚの闘
値電圧ｖｔｈは負荷電位側にシフトし、負の１０（Ｖ１
前後きなる。

即ち強いエンハンスメントモード（ノーマリオフの状態
）になる。

以後この状態をｊｌ １９９状態と呼称する。

即ち、前述の様な、消去動作及び書込み動作は、メモリ
トランジスタＭＴＱ又はＭＴｉのソース・ドレインとゲ
ートとの間の実効電位差が所定値以上になった時にのみ
行なわれる。

次に、読出し動作は、メモリトランジスタＭＴＱ、ＭＴ
ｉのゲートに負の小さな読出し電圧■ （ここでＩＶＲ
，ｌ＜ＩＶｗｌ ）を印加することにより行なう。

この際に、メモリトランジスタＭＴ 又はＭＴｉがＰ
ｊ Ｏｊｊ状態であれば、前述した様に閾値電圧Ｖｔｈ
が正電位側にシフトしているので、ＩＶ８１が小さな値
でも、メモリトランジスタＭＴ 又はＭＴｉのソース
・ドレイン間にはチャンネル電流が流れ得る。

即ちメモリトランジスタ■ 又はＭＴＱは通流状態（以
下オン状態と記す）になる。

一方 ＩＴ ｌ ｌ＋状態の場合は、閾値電圧ｖｔｈが
負の方にシフトして強いノーマリオフ状態になっている
ので、読出し電圧Ｖ□がこの閾値電圧Ｖｔｈに達してい
ないためにメモリトランジスタＭＴＱ又はＭＴｉは遮断
状態（以下オフ状態と記す）になる。

以上の様な動作を行なうＭＮＯ８構造を有するメモリト
ランジスタＭＴＱ、ＭＴｉを用いて構成された従来の不
揮発性ＦＦ回路の動作は、先ず電源ＶＤＤがオン状態（
通常時）において、正出力信号Ｑが「Ｈ」レベル、情報
信号りが「Ｌ」レベル、メモリトランジスタＭＴＱが１
”状態の場合に、第２図に示したタイミング図の時点ｔ
１ にクロック信号φがｒＨＪレベルからｒＬＪレベル
になるさ、この時前記スイッチング用のＭＯＳＦＥＴ。

Ｔ２司のゲートには、インバータ３Ｌの入力信号はｒＨ
ｊレベルであるのでインバータ３Ｌから「Ｌ」レベルの
電圧が印加されており、しかも情報信号りもｒＬＪレベ
ルであるので、ＭＯＳＦＥＴ。

Ｔ鋼、Ｔ４ Ｑ 、Ｔ ２互が導通ずる。

即ち、電流が直ちにアース（以下ＧＮＤと記す）ＭＯＳ
ＦＥＴ、Ｔ５す１ＭＯ８ＦＥＴ 、 Ｔ４：１ＭＯ８Ｆ
ＥＴ。

Ｔ２互→負荷用のＭＯＳＦＥＴ、Ｔ３−ｑ→電源もと流
れ、この電流の通流により、接続点Ｂの電位が略略接地
電位Ｖｓｓになり、「Ｈ」レベルになる。

このため、時点ｔ１直前迄導通状態にあったＭＯＳＦＥ
Ｔ、Ｔ、 Ｑは非導通状態となり、この結果、接地点Ａ
がｒＬＪレベルとなる為ＭＯ８ＦＥＴ。

Ｔ１互が導通状態となる。

従って、正出力信号Ｑは接地点Ａの電位であるｒＬＪレ
ベルに、反転出力信号Ｑは接続点Ｂの電位であるｒＨＪ
レベルになり、安定状態となり負のクロック信号φが消
失した後も、この安定状態は維持される。

即ち、正出力信号Ｑは負のクロック信号φが印加された
時の情報信号りに依存した信号となる。

尚、以下の説明においては、ＦＦ回路の性質から正出力
信号ＱがｒＬＪレベルの時は必然的に反転出力信号Ｑは
ｒＨＪレベルになるため、以後は正出力信号Ｑについて
のみ説明する。

次に、時点ｔ２にクロック信号φのレベルがｒＬＪレベ
ルからｒＨＪレベルになる時に、時点ｔ２の直前迄０■
であったメモリゲート電位ｖＭが正の消去電位Ｖ。

になるようになされているので、前述したように消去動
作が行なわれ、時点ｔ２の直前迄ｊｌ １５１状態にあ
ったメモリトランジスタＭＴＱはｌｌ Ｏｊｌ状態とな
る。

一方時点ｔ２の直前迄ＩＩ Ｏｊｔ状態にあったメモリ
トランジスタＭＴ−ｉは９１０９１状態を維持したまま
である。

従ってｎｏｎ状態にあったメモリトランジスタＭＴｉに
対しては、実質上消去動作は行なわれていない。

尚、この時にもインバータ３Ｌの出力はｒＬＪレベルと
なっているので、ＭＯＳＦＥＴ、Ｔ２ Ｑ。

Ｔ ２ Ｑは共に電流が流れうる状態になっており、Ｆ
Ｆ回路１への負荷は、ＭＯＳＦＥＴ、Ｔ、、Ｑ、Ｔ２互
を介して加えられている。

従って、定常電流は、ＧＮＤ−＋ＭＯ８ＦＥＴ、Ｔ、互
→ＭＯ８ＦＥＴ、Ｔ２司→ＭＯ８ＦＥＴ、Ｔ３ｉ−＋電
源ＶＤＤ ｃ！： 流ＦＬ ６゜続いて、時点ｔ３にお
いて、書込み動作を行う為に、メモリゲート電位Ｖ を
消去電位稲から負の書込み電位ＶＷに変化される。

この時、インバータ３Ｌの出力はｒＨＪレベルとなり、
ＭＯＳＦＥＴ、Ｔ Ｔ −はオフ状態に移行する
。

Ｑｊ ２Ｑ 又、この時メモリトランジスタＭＴＱ、ＭＴｉのゲート
直下の電位がｒＬＪレベルとなるが、メモリトランジス
タＭＴＱについては、正出力信号ＱがｒＬＪレベルとな
っている為ソース・ドレインとゲート間の実効電位差が
小さいので、書込みは行なわれず ？＋ Ｑ Ｉ？状態
を保持する。

一方メモリトランジスタＭＴｉについては、反転出力信
号ＱがｒＨＪレベルとなっている為ソース・ドレインと
ゲート間の実効電位差が、書込みに十分な大きさとなり
、メモリトランジスタＭＴＱは？９１ ＩＩの状態にな
る。

この様にして、正出力路４Ｑの正出力信号Ｑの情報内容
はメモリトランジスタＭＴＱに、反転出力路４Ｑの反転
出力信号Ｑの情報内容はメモリトランジスタＭＴ６に夫
々記瞳される。

即ち、出力信号がｒＨＪレベルの時は９１１１１状態と
して、「Ｌ」レベルの時は９９０９Ｔ状態としてメモＩ
Ｊ ｌ−ランジスタＭＴＱＭＴｚに記憶される。

次に、時点ｔ５に再びクロック信号φがｒＨＪレベルか
らｒＬＪレベルになる。

この負のクロック信号φの入力に伴い、正出力信号Ｑは
、情報信号りと同一レベルである「Ｈ」レベルになる。

この過程を簡単に説明すると、時点１１〜時点ｔ５直前
迄は、正出力信号ＱはｒＬＪレベル即ちＭＯＳＦＥＴ、
ＴｌＱはオフ状態にあるが、負のクロック信号φが時点
ｔ５に入力されると、情報信号りが時点ｔ５では「Ｈ」
レベルにあり、しかもメモリゲート電位■やはｏｒｙＪ
（ｒＨＪレベル）にあるため、電流がＧＮＤ−）ＭＯＳ
ＦＥＴ、Ｔ５Ｑ→ＭＯ８ＦＥＴ、Ｔ、ｄ→ＭＯＳ Ｆ
ＥＴ 、 Ｔ ２ Ｑ （及びメモリトランジスタＭＴ
）→ＭＯ８ＦＥＴ、Ｔ３Ｑ→電源昂。

と瞬時に流れ接続点Ａの電位はｒＨＪレベルになる。

これと同時に、それまでオン状態にあったＭＯＳＦＥＴ
、Ｔ、ｉはオフ状態となりその結果接続点Ｂの電位はｒ
ＬＪレベルになる。

続いて、負のクロック信号φが消失する時点ｔ６に、時
点ｔ２の場合と同様にして、正の消去、電位Ｖ にメモ
リゲート電位ｖＭが変化する。

従って、メモリトランジスタＭＴ３−ｑの情報内容は消
去され”０″状態となる。

尚、この際メモリトランジスタＭＴＱはｔｔ ０９１状
態のままである。

その後、時点１７に時点、ｔ４の場合と同様に、メモリ
ゲート電位Ｖ を負の書込み電位ＶＥにする。

これに伴ない、メモリトランジスタＭＴ互はＰＩ Ｉ
ＰＩ状態に書き込まれる。

一方、メモリトランジスタＭＴＱはｌＴ Ｏ９１状態を
維持したままである。

更に、時点ｔ９に負のクロック信号φが印加されると、
時点１１〜時点ｔ３の場合と同様にして正出力信号Ｑが
情報信号りと同一のｒＬＪレベルになり、メモリトラン
ジスタＭＴＱが時点ｔｉｏに消去動作を、メモリトラン
ジスタＭＴ−が時点ｔ１□に書込み動作を夫々行なう。

尚、負のクロック信号φが印加された後に、メそり回路
２のメモリトランジスタＭＴＱ又はＭＴＨが消去動作又
は書込み動作を行なっている時には、前述のように、新
たな負のクロック信号φは印加されないようにへされて
いるので、前記消去動作及び書込み動作は一実に行なう
コ切テきる。

以上の様に、この回路は時点１１〜時点ｔ３の動作を繰
り返すことになる。

即ち、負のクロック信号φが印加されると、メモリ回路
２のメモリトランジスタＭ ＴＱ ２ＭＴ Ｑのゲート
に消去信号を印加してメモリトランジスタＭＴ 又は
ＭＴ−ｉの情報信号を消去し、その後、出力信号Ｑ又は
Ｑの状態を、メモリトランジスタＭＴＱ又はＭＴｉに書
き込む動作を繰り返す。

従って、前記書込み動作後の時点ｔｔ３において、電源
ＶＤＤがオフ（停電）になった場合には、オフになる直
前の出力信号Ｑ、Ｑの情報内容はメモリトランジスタＭ
Ｔ 又はＭＴＨに９１０９１状態又はパ１”として記
憶されていることになる。

尚、電源ＶＩ）Ｄがオフになるに伴い、正出力信号Ｑは
、図示するように、「Ｌ」レベルからｒＨＪレベルに移
行し、一方反転出力信号ＱはｒＨＪレベルを保持してい
る。

次に、時点ｔ１５で電源ＶＤＤがオンになった時の動作
を説明する。

電源−がオンになるとメモリゲート電位ｖＭを負の読出
し電位界にする。

尚、メモリゲート電位Ｖは電源ｖＤＤから引出している
ので、時点１１５〜時点ｔ１６において、メモリゲート
電位Ｖ−よ電源ｖＤＤの電位と同様な波形となっている
。

ここで、コンデンサＣＱ、Ｃｉの機能について簡単に説
明すると、時点１１５の直後においては、ＦＦ回路１の
駆動段は未だ全てオフ状態であるので、コンデンサＣＱ
がない場合には、メモリトランジスタＭＴＱが９９０
ｊｌ状態であっても、電流がＦＦ回路１の駆動段即ち接
続点Ａを流れ得す、時点ｔ１５に電源ＶＤＤがオンして
も、接続点Ａの電位即ち正出力信号ＱのレベルはｒＨＪ
レベルからｒＬＪレベルになるのに、相蟲の時間を要す
る。

従って、コンデンサＣＱは電源■ＤＤが時点ｔ５にオン
になったときに、速かに接続点Ａの電位を「ｒＬＪレベ
ルにする為に設けられている。

即ち、電源−がオンになると、電流が、ＧＮＩ）→コン
デンサＣＱ→メモリトランジスタＭＴＱ→負荷用＋７）
ＭＯＳＦＥＴ、Ｔ３Ｑ−＋電流ｖＤＤと流レル。

コノ結果接続点Ａの電位は、コンデンサＣＱがない場
合に比べ、「Ｈ」レベルから、速やかにｒＬＪレベルに
近づく。

要約するに、ＦＦ回路１のＭＯＳＦＥＴ、Ｔ Ｔ−
のゲートとＧＮＤ間に設置Ｑツ ＩＱ けられたコンデンサＣＱ、ＣすはＦＦ回路１が全てオフ
状態にあるときの接続点Ａ、ＢとＧＮＤ間のインピーダ
ンスを、充電初期時に持つコンデンサの低インピーダン
スにより、低下させ電源Ｖ の停電回復時（時点１１５
〜時点ｔ１６）に速やかに所定の出力信号Ｑ又はＱをｒ
ＬＪレベルに復帰させ、引いてはＦＦ回路の出力信号Ｑ
又はＱのレベルを確実に設定値に導くことによりＦＦ回
路１の誤動作を防止する機能を備えている。

この様にして、電源−が再びオンとなると、電源■ゎ。

がオフになる直前の状態を出力路４Ｑ。４Ｑに出力信号
Ｑ、Ｑとして出力される。

その後、時点ｔ４６にメモリゲート電位■ヤがＯＶＪに
なると、ＭＯＳ Ｆ ＥＴ 、 Ｔ ２ Ｑ 、 Ｔ
２可は共に電流が流れうる状態になり、通常のＦＦ回路
の動作に復帰する。

即ち、時点ｔ１□において、負のクロック信号φを印加
すると、出力信号Ｑは、時点ｔ５の場合と全く同様にし
て、情報信号りと同一のｒＨＪレベルに移行する。

又、この負のクロック信号φが時点ｔ１ｇに、消失する
と、消去動作及び書込み動作を行なうため、メモリゲー
ト電位ＶＭを、時点１１８において、正の消去電位Ｖ。

に、時点１１９において負の書込み電位Ｖ にして、時
点ｔ６及び時点ｔ７の場合と夫々同様にして、メモリト
ランジスタＭＴＱはｎ １ ｔｔを書き込む。

尚、前述の場合と同様メモリトランジスタＭＴＱは時点
ｔｔｓに”０″となるので、時点ｔ１９には実質上書込
みは行なわず ？１ Ｑ ＩＩを維持している。

さころで、電源ＶＩ）Ｄが時点１１５にオンになった後
に、メモリトランジスタＭＴＱ、ＭＴ−ｑに記憶されて
いる情報を読み出す読出し動作から、電源′ｖＩ）Ｄ電
位が時点１１６において完全に回復して、通常のＦＦ回
路動作への移行する際メモＩＪ ｔ−ランジスタＭＴ
又はＭＴ−４と夫々並列接続されたＭＯＳＦＥＴ、Ｔ
又はＴ２互と動作が確実に移行Ｑ する必要がある。

ところが、図示するように、ＭＯＳＦＥＴ、Ｔ２ｏ、Ｔ
２−５のゲートには、メモリトランジスタＭＴ Ｑ ２
Ｍ Ｔ Ｑのゲートに印加されるメモリゲート電位■
の反転信号がインバータ３Ｌを介して印加されている。

従って、並列接続されたメモリトランジスタＭＴＱ、Ｍ
Ｔ互とＭＯＳＦＥＴ。

Ｔ ２ Ｑ 、 Ｔ ２ Ｑとが時点ｔ１６の直後にお
いて、過渡的に双方同時にオフ状態になることがある。

これは、一般的なＭＯＳＦＥＴを用いたインバータ回路
３Ｌを使用している為である。

そこで、第３図に基いて、時点ｔ１６の直後のインバー
タ回路の動作について説明する。

第３図に示すように、時点ｔ１６にメモリゲート電位Ｖ
が負の読出し電位■□からｒＨＪレベル（Ｏ［Ｖｉ）
になり始め、時点Ｔ１ においてインバータ回路３Ｌを
構成するＭＯＳＦＥＴ （図示せず）の閾値電圧ｖｔｈ
を割ると同時に、インバータ回路３Ｌから出力される反
転出力信号電位ｖＭが、「Ｈ」レベルからｒ Ｌ Ｊレ
ベルへと変化し始める。

そして、時点Ｔ２において、反転出力信号電位■がＭＯ
ＳＦＥＴ、Ｔ２Ｑ。

Ｔ２互の閾値電圧ｖｔｈに達することにより、ＭＯＳＦ
ＥＴ、Ｔ Ｔ−は電流が流れうる状態２Ｑ５ ２Ｑ となる。

その後、時点Ｔ３に反転出力信号電位らはｒＬＪレベル
の電位になる。

一方 ？１ Ｑ １１状態は前述のように弱いディプレ
ッションモードであるが、時点Ｔ２において、ＭＯＳＦ
ＥＴ、Ｔ２Ｑが電流が流れうる状態になる迄にメモリゲ
ート電位ｖＭの所謂オーバシュート等が起因してメモリ
トランジスタＭＴＱが非導通状態になることがある。

即ち、メモリトランジスタＭＴ 及びＭＯＳＦＥＴ、
Ｔ２Ｑが同時に非導通状態（同時非導通状態と記す）の
場合がある。

そして同時非導通状態においては、接続点Ａは電源昂。

とは電気的には切り離されることになる。

説ころで、ＦＦ回路１の駆動段が全てオフ状態にあると
きの接続点Ａ、ＢとＧＮＤ間のインピーダンスを低下さ
せる為に設けられたコンデンサＣＱ、Ｃ互の同時非導通
状態における他の機能を説明する。

コンデンサＣＱ、Ｃｉは夫々接続点Ａ、ＢとＧＮＤの間
に設けられているので、読出し動作に於てメモリトラン
ジスタＭＴ 又はＭＴｉが非導逆状態になる以前には
、ＧＮＤ→コンデンサＣＱ→メモリトランジスタＭＴＱ
→負荷用のＭＯ８ＦＥＴＴ３Ｑ→電源ＶＩ）Ｄなる回路
を流れる電流により接接点Ａと同電位のｒＬＪレベルに
充電されている。

一方周知のように、コンデンサの両端の電位差は時間的
に連続である為に、前述の同時非導通状態においても接
続点Ａの電位にはｒＬＪレベルを維持している。

逆に、コンデンサＣＱがない場合には、同時非導通状態
において、接続点Ａが電源−から電気的に切り離される
ことにより、接続点Ａの電位はｒＬＪレベルから「Ｈ」
レベルに移行し、即ち読出した情報が同時非導通状態に
於て揮発して動作することがある。

上述のように、コンデンサＣＱ ”Ｑのメモリ機能によ
り読み出した情報を保持し連続的に通常のＦＦ回路動作
へ移行させている。

従って、従来の不揮発性ＦＦ回路では正確な動作を期待
するには、加速機能及び記憶記能を有したコンデンサＣ
Ｑ、Ｃすが不可欠であった。

ところが、集積度の向上が要請されている昨今、前記コ
ンデンサＣＱ、Ｃ互は集積度の著しい低下を来たすもの
であり、集積度の向上という点において充分には満足で
きるものではなかった。

この発明は、以上のような従来の欠点を解消すべくなさ
れたものであり、集積度の向上を阻害していたコンデン
サの機能をスイッチング用のＭＯＳＦＥＴとメモリトラ
ンジスタさにより達成することにより、コンデンサの不
要な集積度の高い不揮発性ＦＦ回路を提供するものであ
る。

以下第４図及び第５図に従って、この発明の一実施例を
説明する。

尚、第４図において、第１図の符号と同一符号は同−或
は相轟部分を示すにつき符号の説明は極室省略する。

この実施例ではメモリ用のトランジスタとスイッチング
用のトランジスタからなる直列体を第１図に示したＦＦ
回路の駆動段のＭＯＳＦＥＴ、Ｔ＋Ｑ 。

Ｔ−及び負荷段のＭＯＳＦＥＴ、Ｔ Ｔ−に夫ＩＱ
３Ｑ・ ３Ｑ夫並列関係に
設けたことを特徴としている。

この実施例の回路において、ＦＦ回路１は、電源ＶＩ）
Ｄと接地電位Ｖｓ ｓとの間において、駆動段を構成す
るＭＯＳＦＥＴ、Ｔ Ｔ−Ｔ ’ｒ−ＩＱ−Ｉ
Ｑり ４Ｑ−４Ｑア Ｔ、Ｑ、Ｔ５互、及び負荷用のＭＯＳＦＥＴ、Ｔ３Ｑ。

Ｔ３Ｑにより構成されている。

Ｔ６Ｑ、Ｔ６可はドレインが接続点Ｅにおいて電源−に
接続され、ゲート読出し用のタイミング電位Ｒが印加さ
れるＰチャンネル形のスイッチング用のＭＯＳＦＥＴ、
ＭＴ、Ｑ、ＭＴ１互は夫々ドレインがＭＯＳＦＥＴ、Ｔ
又はＴ６すのソース接続され、Ｑ ゲートは夫々メモリゲート電位ＶＭに接続され、又ソー
スはＦＦ回路１の正出力路４Ｑ又は反転出力路４Ｑに接
続点Ａ又はＢにおいて接続されたＭＮＯ８構造を有する
メモリトランジスタである。

又ＭＯ８ＦＥＴ、Ｔ６Ｑ、ｉメモリトランジスタＭＴ
からなる直列体ＤＩＱは、ＦＦ回路１の負荷Ｑ 段のＭＯＳＦＥＴ、Ｔ３Ｑと並列関係にある負荷側の第
１のメモリ回路２ＬＱを構成している。

又、ＭＯＳＦＥＴ、Ｔ６すとメモリトランジスタＭＴ、
枦）らなる直列体Ｄ１互は、直列体ＤＩＱと同様に負荷
側の第２のメモリ回路２Ｌ−５を構成している。

ＭＴ２Ｑ、ＭＴ２Ｑは夫々接続点Ａ又はＢにおいて、夫
々のドレインがメモリトランジスタＭＴ１Ｑ又はＭＴｌ
ｉのソース及び、正出力路４Ｑ又は反転出力路４Ｑに接
続され、又ゲートはメモリゲート電位ｖＭにされたＭＮ
ＯＳ構造を有するメモリトランジスタである。

ＴＴ −は夫々ドレインがメモ７Ｑツ ７Ｑ リトランジスタＭＴ 又はＭＴ２−５のソースに、Ｑ ソース接続点Ｆにおいて接地電位Ｖｓｓに接続され、又
ゲートには負の読出し用のタイミング電位Ｒが印加され
るＰチャンネルのスイッチング用のＭＯＳＦＥＴである
。

又、メモリトランジスタＭＴ２Ｑ及びＭＯ８ＦＥＴＴ７
Ｑとからなる直列体Ｄ２ＱはＦＦ回路１の、駆動段のＭ
ＯＳＦＥＴ、ＴｌＱと並列関係にある駆動側の第１のメ
モリ回路２ＤＱを構成している。

又、メモリトランジスタＭＴ ２ＱとＭＯＳＦＥＴ、Ｔ
７ｉとからなる直列体り一は直列体Ｄ２Ｑと同様に駆動
側Ｑ の第２のメモリ回路２ＤＨを構成している。

そして、負荷段のメモリ回路２ＬＱ、２Ｌｉのオン抵抗
は駆動側のメモリ回路２ＤＱ、２Ｄすのオン抵抗に対し
て充分に小さく構成されている。

尚、第１図に示した従来例のものと同様、読出し作動中
には、情報信号り及びクロック信号φがＦＦ回路１に入
力されないような構成となっており、又各ＭＯ８ＦＥＴ
及びメモリトランジスタの基板は接地されており第４図
においては省略されている。

次に、第４図に示した実施例の回路動作を第５図のタイ
ミング図を用いて説明する。

このタイミング図では、時刻の変化に対して、電源電圧
ＶＤＤ１情報信号Ｄ１クりック信号φ、メモリゲート電
位Ｖい読出し用のタイミング電位Ｒ１正出力信号Ｑ１負
荷側の第１のメモリ回路２ＬＱのメモＩＪ ｌ−ランジ
スタＭＴ１Ｑの状態負荷側の第２のメモリ回路２ＬＨの
メモリトランジスタＭＴ、−ｉの状態を示している。

尚、ＦＦ回路１は第１図に示したＦＦ回路と同様にして
、第２図に示したタイミング図の如き動作を行なう。

この実施例の回路動作は、先ず電源−がオン状態（通常
時）において、正出力信号ＱがｒＨＪレベル、情報信号
りがｒＬＪレベル、メモリトランジスタＭ Ｔ ｓ Ｑ
、 Ｍ Ｔ ２ Ｑが＄１ Ｉ ｎ状態の際に、時点１
□に負（ｒＬＪレベル）のクロック信号φが入力される
と、ＭＯＳＦＥＴ、Ｔ、ｉは電流が流れつる状態となる
ので、電流がＧＮＤ−＋ＭＯ８ＦＥＴ。

Ｔ、互→ＭＯ８ＦＥＴ、Ｔ、互→負荷用のＭＯＳＦＥＴ
。

Ｔ３互→電源ｖＤＤと流れる。

従って、接続点ＢのＩＥ位カｒ Ｌ Ｊレベルから「Ｈ
」レベルにすＩＱ、ＭＯＳＦＥＴ、ＴＩＱはオフ状態と
なる。

その後、安定状態に至りその結果正出力路４Ｑは情報信
号りと同一のｒＬＪレベルの信号を出力する。

次に、時点ｔ２において、負のクロック信号φが消失す
る時に、それまで０［Ｍ（ｒＨＪレベル）であったメモ
リゲート電位ｖＭを正の消去電位ｖ９にするさ、メモリ
トランジスタＭ Ｔ ｔ Ｑ 。

ＭＴ２Ｑの情報内容は消去されて、１”状態から”０″
状態に移行する。

尚この際反転出力４Ｑ側のメモリトランジスタＭＴ、ｉ
、ＭＴ２−ｑは９１０ ？１状態を保持している。

続いて、時点ｔ３において、メモリゲート電位ｖＭが負
の書込み電位ｖｗとなると、時点ｔ３において、「Ｌ」
レベルである接続点Ａに接続されている正出力路４Ｑ側
のメモリトランジスタＭ Ｔ Ｉ Ｑ ２Ｍ Ｔ ２
Ｑについては、従来例の場合と同様にして、実質上書込
み動作は行なわれずｎ Ｑ １１状態のままである。

一方ｒＨＪレベルである接続点Ｂに接続されている反転
出力路４Ｑ側のメモリトランジスタＭ Ｔ Ｉ Ｑ ２
Ｍ Ｔ ２ Ｑについては、ソース・ドレインとゲート
間の実効電位差（ＩＶｗ−Ｖｌ中ＩＶＷｌ）が書込みに
充分な大きさである為に書込み動作が行なわれ、７０′
”状態からｔ＋ １９９状態になる。

この様にして正出力信号Ｑの情報内容はメモリトランジ
スタＭＴ１Ｑ１ＭＴ２Ｑに、反転出力信号Ｑの情報内容
はメモＩＪ Ｉ−ランジスタＭＴ１ｉ、ＭＴ２−ｑに夫
々記憶され、出力信号がｒＨＪレベルの時は°′１″′
状態を、「Ｌ」レベルの時は０”状態を記憶する。

次に、時点ｔ５に再び負のクロック信号φが入力される
。

この際、情報信号りはｒＨＪレベルである為に、この負
のクロック信号φの入力に伴ない、電流が、ＧＮＤ−＋
ＭＯ８ＦＥＴ、Ｔ５Ｑ→ＭＯ８ＦＥＴ、Ｔ４Ｑ→負荷用
のＭＯＳＦＥＴ、Ｔ３Ｑ→電源ＶＩ）Ｄに流れる。

従って、接続点Ａの電位即ち正出力信号Ｑのレベルはｒ
ＬＪレベルからｒＨＪレベルになる。

この為ＭＯ８ＦＥＴ、Ｔ、ｉはオフ状態となり接続点Ｂ
の電位は「Ｈ」レベルからｒＬＪレベルに移行する。

その後、安定状態に至る。

続いて、負のクロック信号φが消失する時点ｔ６におい
て、時点ｔ２と同様にして、メモリゲート電位ｖＭが正
の消去電位ｖＥになる。

このため、時点ｔ６直前迄、′１”状態にあったメモＩ
Ｊ トランジスタＭＴ、互、ＭＴ２互は″０°′状態と
なり、一方メモリトランジスタＭＴ ＭＴ はｎ
ＯｕＩＱｊ ２Ｑ 状態を保持する。

その後、時点ｔ７に時点ｔ３と同様にして、メモリゲー
ト電位ｖＭを負の書込み電位ｖｗになると、時点ｔ３の
場合と同様にして、ｒＨＪレベルである正出力信号Ｑの
情報がメモリトランジスタＭＴ ＭＴ にＩＩ
１９を状態としＩＱフ ２Ｑ て書き込まれ、「Ｌ」レベルである反転出力信号Ｑの情
報は、メモリトランジスタＭＴ１ｉ、ＭＴ２ｉに９９０
＄９状態のまま実質上の書込みは行なわれず、各情報
が記憶される。

更に、時点ｔ、に負のクロック信号φが印加されると、
時点１１〜時点ｔ３の場合と同様にして、正出力信号Ｑ
が情報信号りと同一のｒＬＪレベルとなり、メモリトラ
ンジスタＭＴ ＭＴ がＩＱ’ ２Ｑ 時点１１０に消去動作を、メモリトランジスタＭＴ、ｉ
、ＭＴ２−ｉ４が時点ｔ１□に書込み動作を夫々行なう
。

尚、メモリトランジスタＭＴ ＭＴ 又はＩＱ
’ ２Ｑ ＭＴｌｉ、ＭＴ２−ｉが消去動作又は書込み動作を行な
っている時には、前述のように、負のクロック信号φは
ＦＦ回路１には入力されないように構成されているので
、前記消去動作及び書込み動作を確実に達成することが
できる。

以上の様に、この実施例の回路では、時点ｔ１〜時点ｔ
３の動作を繰り返すことになる。

即ち、負のクロック信号φが印加される度に、メモリト
ランジスタＭＴＭＴ−ＭＴＭＴ −の ＩＱ夛 ＩＱツ ２Ｑｊ ２Ｑ ゲートに消去信号を印加してメモＩＪ トランジスタの
ＭＴ ＭＴ 又はＭＴｌす、ＭＴ２互の情報ＩＱ
ツ ２Ｑ 信号を消去し、その後出力信号Ｑ又はＱの状態をメモリ
トランジスタＭＴ ＭＴ 又はＭＴ −ＩＱ
り ２Ｑ ＩＱｙＭＴ２ｉに書き
込む動作を繰り返す。

従って、前記書込み動作後の時点ｔ１３において、電源
界９がオフ（停電）になった場合には、時点ｔ１３直前
の出力信号Ｑ、Ｑの情報内容はメモリトランジスタＭＴ
ＭＴ 或はメモリトランジＩＱ”Ｑ スタＭＴ、可、ＭＴ２互に”０″状態或は９１１９９状
態として記憶されていることになる。

尚、電源ＶＤＤがオフになるに伴い、・正出力信号Ｑは
図示するようにｒＬＪレベルからｒＨＪレベル（ＯＩＶ
Ｉ近傍）に移行し、一方反転出力信号ＱははぼｒＨＪレ
ベルを保持している。

次に、時点ｔ１５で電源界。

がオンになった時（停電が回復した時）の動作、既も読
出し動作について説明する。

時点ｔｔｓにメモリゲート電位ｖＭを負の読出し電位（
Ｖ （ＩＶ ＫＩＶｗＩ）にし更に、負の読出ＲＲ。

し用のタイミング電位ＲをＭＯＳＦＥＴ、Ｔ６Ｑ。

Ｔ６互、Ｔ７Ｑ、Ｔ７すに印加する。

尚、時点ｔ１５一時点ｔ１６において、メモリゲート電
位ｖＭ及びタイミング電位Ｒの波形が電源電位Ｖ′ＤＤ
の波形と同様な傾向を示しているのは、メモリゲート電
位■Ｍ及びタイミング電位Ｒが電源ＶＩ）Ｄから引出し
ていることによる。

ところで、時点ｔ１５の直後では、ＦＦ回路１の駆動段
のＭＯＳＦＥＴ、Ｔ、Ｑ、Ｔ、可は共にオフ状態である
。

ところが、前記読出し電位■□がメモリトランジスタＭ
Ｔ ＭＴ−ＭＴ ＭＴ−ＩＱｊ ＩＱν
２Ｑν ２Ｑ の各ゲートに、又、タイミング電位ＲがＭＯＳＦＥＴ。

６Ｑ、 ６Ｑ、 ７Ｑ、Ｔ７互の各ゲートに印加さＴ−
Ｔ れると、停電直前迄「Ｌ」レベルであった正出力路４Ｑ
側の駆動側の第１のメモリ回路２ＤＱのメそりトランジ
スタＭＴ１Ｑ及び負荷側の第１のメモリ回路２Ｌ のメ
モリトランジスタＭＴ２Ｑは共に”０″状態であるので
、電流がＧＮＤ→駆動側の第１のメモリ回路２ＤＱ→負
荷側の第１のメモリ回路２Ｄ 及び負荷用のＭＯＳＦＥ
Ｔ、Ｔ３Ｑ→電源ｖＤＤと速やかに流れる。

一一方、前述のように、負荷側のメモリ回路２ＬＱ、２
Ｌｉのオン抵抗は駆動側のメモリ回路２ＤＱ、２Ｄｉの
オン抵抗に比べて充分小さくしてあり、しかも負荷側の
メモリ回路２ＬＱＶは２Ｌ−ｑは夫々負荷用のＭＯＳＦ
ＥＴ、Ｔ 又はＴ３Ｑに並列Ｑ 関係に設けられているので、ＦＦ回路１のスイッチング
用のＭＯＳＦＥＴ、Ｔ、Ｑ、Ｔ１互が共にオフ状態にあ
る時点ｔ１５直後においては、接続点Ａ−Ｅ間のオン抵
抗（以下負荷側オン抵抗と記す）は接続点Ａ−Ｆ間のオ
ン抵抗（以下駆動側オン抵抗と記す。

）に比べ小さいものである。従って、前記電流が時点１
１５の直後に流れることにより接続点Ａの電位、即ち正
出力信号Ｑの電位は電源電位几。

の負荷側オン抵抗と駆動側オン抵抗との比に分圧された
電位となる。

従って、接続点Ａの電位が「Ｌ」レベルとなるように前
記抵抗比を設定することにより、前記電流が電源Ｖの回
復に伴い速やかに流れるので、従来例において用いられ
ていたコンデンサの加速機能と同等の機能を達成できる
。

又、メモリトランジスタＭＴ、ｉ、ＭＴ２ｉは時点ｔ１
□以後ｔｔ １ ？＋状態を記憶しているので、時点ｔ
１５〜時点ｔ１６迄、負のタイミング電位ＲがＭＯＳＦ
ＥＴ、Ｔ６互、Ｔ７互に印加され、これらのＭＯＳＦＥ
Ｔ、Ｔ６６、Ｔ７ｉに電流が流れうる状態になっている
が、メモリトランジスタＭＴ１−５ 。

ＭＴ２ｉは読出し電位ｖＶ−トに印加されてもオフ状態
を維持している。

従って、反転出力路４Ｑ側の負荷側の第２のメモリ回路
２Ｌｉ及び駆動側の第２のメモリ回路２Ｄｉ、時点１１
５の直後には電流が流れ得す、接続点Ｂの電位、即ち反
転出力路４亜には時点ｔ１３（停電）直前のｒＨＪレベ
ルの反転出力信号Ｑが出力される。

ところで、第１図に示した従来例の回路では、メモリト
ランジス力のソースとドレインに夫々並列的に接続され
たスイッチング用のＭＯＳＦＥＴのゲートには、インバ
ータを介してメモリトランジスタのゲートに印加される
メモリゲート電位Ｖの反転出力電位■を印加することに
より読出し動作を行なうように構成されていたので、読
み出された情報が、時点’１５〜時点ｔ１６の間に消失
するのを防ぐ為にも、記憶的な機能を備えたコンデンサ
を必要としていた。

一方、この実施例では従来例に示した読出し動作に不可
欠なインバータを必要としないので、読み出された情報
が時点１１５〜時点ｔｔａに消失する虞がないので、当
然の事として、記憶的な機能を備えたコンデンサは不要
となる。

従って、実施例に示したものは、前述の説明からも明ら
かなように、不揮発性ＦＦ回路としての正確な動作を前
記コンデンサを用いずに達成でき、回路の集積度を著し
く向上することができる。

尚、この実施例では、メモリトランジスタＭＴ Ｍ
Ｔ−ＭＴ ＭＴ−にＦＦ回路ＩＱ’ ＩＱ’
２Ｑ’ ２Ｑ１の出力信号Ｑ、Ｑを転送する時
のタイミングを負のクロック信号φが消失した時（「Ｌ
」レベルからｒＨＪレベルに移った時）にとっであるが
、電源ＶＩ）Ｄがオフ（停電）し始めて、正常な電位（
約−１９□□□）を失なってゆく期間に、メモリゲート
電位Ｖ を消去電位ｖＦ、に、そして書込み電位■いに
することにより、停電し始めた直後（りイミング図にお
いて時点ｔＩ３の直後）停電開始を検出して書込み動作
を開始して、完全に電源ｖＩ）Ｄの電位が０［Ｖｌにな
る時点（時点ｔ１４）迄には前記書込み動作を完了する
ようしておけば、停電しなかった場合に結果的に不必要
な書込み動作を省くことができる。

尚又、第４図に示した実施例では負荷側オン抵抗が駆動
側オン抵抗に比べ小さいが、これらのオン抵抗は、電源
電位ｖＤＤの値とｒＬＪレベルの設定電位中との関係如
何によっては、必ずしも負荷側オン抵抗を駆動側オン抵
抗よりも小さくする必要はないことは云う迄もない。

又、前記実施例では、メモリトランジスタＭＴＭＴ−Ｍ
ＴＭＴ−の書替えを 夏 Ｑ ツ ＩＱ’ ２Ｑ＝
２Ｑメモリゲ一ト電位ｖＭを正負両極性パルスの
電位ｖＥ、ＶＷに変化させることによって行なっている
が、第６図に示す他の実施例のように、メモリトランジ
スタＭＴ ＭＴ−ＭＴ ＭＴ −Ｉ Ｑ ｊＩ
Ｑり ２Ｑツ ２Ｑ を周辺回路基板から電気的に分離して、単一極性のパル
スにより前記書替えを行なうこともできる。

以下、第６図に従って、単一極性のパルスによる書替可
能な実施例について説明する。

同図では、メモリトランジスタＭ Ｔ Ｉ Ｑ ｔ ′
ＭＴ” Ｉ Ｑ ｙＭＴ ＭＴ−は基板がメモリ基
板電位２Ｑツ ２Ｑ ■ に、ゲートがゲート電位■。

Ｍ に接続さＵＢＭ れている。

更に、正出力路４Ｑ側のメモリトランジスタＭＴ と
メモリトランジスタＭ Ｔ ２ ＱとのＩＱ 接続点Ａ１と正出力信号Ｑの引出し点Ａ２との間にはス
イッチング用のＭＯＳＦＥＴ、Ｔ８Ｑが設けられており
、そのゲートは前記ゲート電位Ｖ。

Ｍに接続されている。

又、負出力路４Ｑ側についても同様に、スイッチング用
のＭＯＳＦＥＴ、Ｔ疾が設けられている。

尚、同図において、第４図と同一のものには同一符号が
付してあり、メモリトランジスタＭＴＩＱ。

ＭＴ−ＭＴＭＴ−以外の素子の基板は ＩＱ’ ２Ｑ’ ２Ｑ 全て接地されているが図では省略しである。

書替え、読出しの各動作を簡単に説明すると、先ず消去
動作についてはゲート電位Ｖ。

ＭをｒＨＪレベルに保って、メモリ基板電位ｖ８ＵＢＭ
を負パルスの消去電位にすることにより、前述と同様な
消去動作を達成できる。

次に書込み動作又は読出し動作については、メモリ基板
電位■８ＵＢＭを「Ｈ」レベルに保って、ゲート電位Ｖ
。

、ｌｘ負ハルスの書込み電位又は負パルスの読出し電位
にすることにより前述と同様な各動作を達成できる。

尚、スイッチング用のＭＯＳＦＥＴ、Ｔ８Ｑ、Ｔ８互は
消去動作時においてはオフとなっている。

ここでもしこれらのスイッチング用ＭＯ８ＦＥＴ、Ｔ８
Ｑ。

Ｔ８互がない場合を想定すると、消去動作時に例えば正
出力信号ＱがｒＬ］レベルであったとすると、負荷側の
メモリトランジスタＭＴ１ＱのＰＮ接合の順方向となる
ソース、基板間に、ＧＮＤからＦＦ回路１のスイッチン
グ用のＭＯＳＦＥＴ、Ｔ、Ｑを経て過大な順方向電流が
流れることによりメモリトランジスタＭＴＩＱが破壊さ
れる虞がある。

即ち前記スイッチング用のＭＯＳＦＥＴ、Ｔ８Ｑ又はＴ
８互は負荷側のメモリトランジスタＭＴ１Ｑ又はＭＴ、
ｉに対する保護の目的で設けられている。

この実施例においても第４図のものと同様の効果が期待
できる。

次に第７図に従って、この発明の又別の実施例について
説明する。

尚第７図において、第４図さ同一の符号は同一のものを
示すにつき符号の説明は適宜省略する。

第７図に示すものは、第４図に示した駆動側のメモリト
ランジスタＭＴ２Ｑ、ＭＴ２Ｑを省略し、しかも、各ス
イッチング用のＭＯＳＦＥＴ、Ｔ７Ｑ。

Ｔ７Ｑのオン抵抗はＦＦ回路１の駆動段のスイッチング
用のＭＯＳＦＥＴ 、 ＴｌＱ、 Ｔ、すのオン抵抗と
ほぼ等しくされており且つメモリ回路２ＬＱ。

２ＬＨのオン抵抗よりも大きくなされている。

即ち、ＭＯＳＦＥＴ、Ｔ 又はＴ７互はＦＦ回路Ｑ １の駆動段に並列な駆動側の第１のスイッチング回路５
ＤＱ又は第２のスイッチング回路５Ｄ向を構成しており
、各スイッチング回路を総称して５の符号を付す。

このように構成されたものの回路動作を説明する。

通常のＦＦ回路の動作及びメモリトランジスタＭＴ
ＭＴ−の消去動作、書込み動作につＩＱ５ ＩＱ いては、第４図に示したものと全く同様な動作を行なう
ので、これらの動作の説明は省く。

停電回復後の読出し動作について説明すると先ず停電直
前にメモリトランジスタＭＴ１Ｑがｊｌ Ｏ？！状態（
正出力信号ＱはｒＬＪレベル）で、メモリトランジスタ
ＭＴ Ｉ Ｑが”１”状態であったとする。

第５図と同様に、給電開始と同時にメモリゲート電位Ｖ
が負の読出し電位ｖＲに移行し始め且つＭ スイッチング用のＭＯＳＦＥＴ、Ｔ７Ｑ、Ｔ７互のゲー
トには負の読出し用のタイミング電位Ｒが印加される。

このため、正出力路４Ｑ側では、電流が電源ＶＩ）Ｄと
流れる。

従って、接続点Ａの電位は、第４図の場合と同様に、略
々メモリ回路２ＬＱさＭＯＳＦＥＴ、Ｔ７Ｑのオン抵抗
の比に等しい分圧比の電位、即ちｒＬＪレベルとなる。

一方、反転出力路４Ｑ側では、メモＩＪ トランジスタ
ＭＴ、ｉが１１１１１状態である為、メモリ回路２Ｌ−
ｑには電流が流れ得ない。

ところが、スイッチング用のＭＯＳＦＥＴ、’ｒ７Ｑは
負の読出し用のタイミング電位Ｒが印加されることによ
り、電流がが流れうる状態になるので、電流が、ＧＮＤ
→ＭＯ８ＦＥＴ、Ｔ−→負荷用のＭＯＳＦＥＴ、Ｔ３互
→電Ｑ 源ＶＩ）Ｄと流れる。

ところで、前述のように、ＭＯＳＦＥＴ、Ｔ境のオン抵
抗は、Ｆ’Ｆ回路１の駆動段のＭＯＳＦＥＴ、Ｔ劃のオ
ン抵抗と略々等しいので、接続点Ｂの電位はｒＨＪレベ
ルとなる。

従って、第４図に示した実施例と同様な効果が期待でき
、しかも、メモリトランジスタは二個で済む効果がある
。

−尚、この実施例では、メモリ回路２ＬＱ又は２Ｌ−ｑ
のオン抵抗をスイッチング用のＭＯ８ＦＥＴＴ７Ｑ又は
Ｔ７Ｑのオン抵抗よりも小さくしであるが、第４図の場
合と同様、電源電位′ｖＤＤの値とｒＬＪレベルの設定
電位中との関係如何によっては、必ずしもメモリ回路２
ＬＱ又は２Ｌ６のオン抵抗を前記ＭＯ８ＦＥＴ、Ｔ７Ｑ
又はＴ７碑オン抵抗よりも小さくする必要はないことは
云う迄もない。

要は、負荷用のＭＯＳＦＥＴ、Ｔ 又はＴ、、ｆ７）
第Ｑ ン抵抗とスイッチング用のＭＯＳＦＥＴ、Ｔ７Ｑ又はＴ
７ｅオン抵抗との比に分圧された電位が設定されたｒＬ
Ｊレベルの範囲内にあれがよい。

又、第８図は第７図に示した発明の他の実施例で、第６
図に示した実施例に対応するものである。

第８図の回路動作は、第７図に示したものと同様の動作
を示すにつき、メモリトランジスタＭＴ１Ｑ、ＭＴ１−
ｉ４の消去、書込み、読出しの各動作説明は省く。

この実施例では、第６図に示したものと同様に、スイッ
チング用のＭＯＳＦＥＴ、Ｔ 又はＴａ互は、Ｑ メモリトランジスタＭＴ 又はＭＴ、ｉが消去動Ｑ 作詩に過大な順方向電流がメモリトランジスタＭＴ１Ｑ
又はＭＴ、ｉのソース、基板間に流れるのを防止する為
に設けられている。

この実施例においても第１図に示したものと同様な効果
が得られる。

尚、第４図、第６図〜第８図に示した回路図のＭＯＳＦ
ＥＴ Ｔ Ｔ−〜ＴＴ−及びメク ＩＱ ｊ
ＩＱ ８Ｑ＋ ８ＱモリトランジスタＭ
ＴＭＴ−ＭＴ ＩＱｊ ＩＱν ２Ｑ２ ＭＴ ２研Ｐチヤンネル形のものであるが、Ｎチャンネ
ル形のものを用いても実施例と同様の効果が得られる、
ことは勿論である。

尚又、メモリトランジスタＭＴ ＭＴ −Ｉ Ｑ
ｊＩ Ｑ ｊ ＭＴ２Ｑ１ＭＴ嘔は所謂ＭＮＯ８構造のものについて説
明したが、トンネル注入型の他の書替の可能なＭ Ｉ
Ｓ （Ｍｅｔａ＃工ｎ５ｕＡ’ａｔｏｒ Ｓｉ）構造の
半導体不揮発メモリ、例えばＦＴＭＩ Ｓ （Ｆｌｌｏ
ａ ｔ ｉ ｎｇＳｉ ｇａｔｅ ＴＵｎｎｅｎｉｎｇ
１ｎｊｅｃｔｉｏｎ ＭＩＳ）やＭＡＯ８（Ｍｅｔａ
Ａ Ａ＃ｕｎｉｎａ ０ｘｉｄｅ Ｓｉ）構造のメモリ
素子を用いても同様の効果が期待できる。

以上のようにこの発明では、ＦＦ回路の負荷段に並列に
スイッチング素子と不揮発性半導体メモリ素子とからな
る負荷側のメモリ回路を夫々設は且つ、駆動段に並列に
スイッチング素子と不揮発性メモリ素子とからなる駆動
側のメモリ回路を設けて、不揮発性ＦＦ回路を構成した
ので、従来のものにおいて、不可欠なコンデンサを用い
ずに、メモリトランジスタの情報内容が速やかに読出す
ことができ ９１１ ＰＩの状態の場合とｔｔ Ｏｔｔ
の状態の場合とによる一対の出力信号の電位の差が速や
かに明確となり、しかもこの読出し後、この状態を保持
して連続的に通常のＦＦ回路動作へ移行させることがで
きるため、電源ＯＮ、ＯＦＦ時に安定な動作を行ない得
、しかも集積度の高い不揮発性ＦＦ回路が得られる効果
がある。

【図面の簡単な説明】

第１図は従来の不揮発性ＦＦ回路の回路図、第２図及び
第３図は第１図に示したものの動作説明図、第４図はこ
の発明の一実施例の回路図、第５図は第４図に示したも
のの動作説明図、第６図、第７図、第８図はこの発明の
他の実施例の回路図である。 図において１はＦＦ回路、２はメモリ回路、２Ｌ は負
荷側の第１のメモリ回路、２ＬＨは負背側の第２のメモ
リ回路、２ＤＱは駆動側の第１のメモリ回路、２Ｄ−ｑ
は駆動側の第２のメモリ回路、５はスイッチング回路、
５ＤＱは駆動側の第１のスイッチング回路、５Ｄ互は駆
動側の第２のスイッチング回路、ｖＭはメモリゲート電
位、ｖｏＭはゲート電位、■８ＵＢＭはメモリ基板電位
、−は電源電位、ｖ８８は基準電位、Ｒは読出し用のタ
イミング電位である。 尚図中同一符号は同−或は相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 １ 電源と基準電位との間に構成された負荷段と駆動段
   とからなり一対の出力路に互いに反転した出力信号を発
   生するフリップフロップ回路、一端が前記出力路の一方
   に接続され他端が第１のスイッチング素子を介して前記
   電源に接続された第１の不揮発性半導体メモリ素子を有
   し前記負荷段と並列関係にある負荷側の第１のメモリ回
   路、一端が前記出力路の他方に接続され他端が第２のス
   イッチング素子を介して前記電源に接続された第２の不
   揮発性半導体メモリ素子を有し前記負荷段と並列関係に
   ある負荷側の第２メモリ回路、一端が前記出力路の一方
   に接続され他端が第３のスイッチング素子を介して前記
   基準電位に接続された第３の不揮発性半導体メモリ素子
   を有し前記駆動段と並列関係にある駆動側の第１のメモ
   リ回路、一端が前記出力路の他方に接続され他端が第４
   のスイッチング素子を介して前記基準電位に接続された
   第４の不揮発性半導体メモリ素子を有し前記駆動段と並
   列関係にある駆動側の第２のメモリ回路、前記各不揮発
   性半導体メモリ素子の情報内容を消去する手段、前記フ
   リップフロップから前記一対の出力路に発生した出力信
   号を前記各不揮発性半導体メモリ素子に書き込む手段、
   及び前記各不揮発性半導体メモリ素子の情報内容を前記
   各スイッチング素子を介して前記一対の出力路に読み出
   す手段を備えてなる不揮発性フリップフロップ回路。 ２ 負荷側の第１のメモリ回路のオン抵抗を駆動側の第
   １のメモリ回路のオン抵抗よりも大きくし且つ、負荷側
   の第２のメモリ回路のオン抵抗を駆動側の第２のメモリ
   回路のオン抵抗よりも大きくしたことを特徴とする特許
   請求の範囲第１項記載の不揮発性フリップフロップ回路
   。 ３ 書き込み手段は電源がオフしたことを検出して行な
   うことを特徴とする特許請求の範囲第１項または第２項
   記載の不揮発性フリップフロップ回路。 ４ 電源と基準電位との間に構成された負荷段と駆動段
   とからなり一対の出力路に互いに反転した出力信号を発
   生するフリップフロップ回路、一端が前記出力路の一方
   に接続され他端が第１のスイッチング素子を介して前記
   電源に接続された第１の不揮発性半導体メモリ素子を有
   し前記負荷側と並列関係にある負荷側の第１のメモリ回
   路、一端が前記出力路の他方に接続され他端が第２のス
   イッチング素子を介して前記電源に接続された第２の不
   揮発性半導体メモリ素子を有し前記負荷段と並列関係に
   ある負荷側の第２のメモリ回路、一端が前記出力路の一
   方の接続され他端が前記基準電位に接続されるとともに
   駆動段のオン抵抗と略々等しいオン抵抗を備えた第３の
   スイッチング素子を有する駆動側の第１のスイッチング
   回路、一端が前記出力路の他方に接続され他端が前記基
   準電位に接続されるとともに駆動段のオン抵抗と略々等
   しいオン抵抗を備えた第４のスイッチング素子を有する
   駆動側の第２のスイッチング回路、前記各不揮発性半導
   体メモリ素子の情報内容を消去する手段、前記フリップ
   フロップ回路から前記一対の出力路に発生した出力信号
   を前記各不揮発性半導体メモリに書き込む手段、及び前
   記各不揮発性半導体メモリ素子の情報内容を前記各スイ
   ッチング素子を介して前記一対の出力路に読み出す手段
   を備えた不揮発性フリップフロップ回路。 ５ 負荷側の第１のメモリ回路のオン抵抗を、駆動側の
   第１のスイッチング回路のオン抵抗よりも大キクシ且つ
   、負荷側の第２のメモリ回路のオン抵抗を駆動側の第２
   のスイッチング回路のオン抵抗よりも大きくしたことを
   特徴とする特許請求の範囲第４項記載の不揮発性フリッ
   プフロップ回路。 ６ 書き込み手段は電源がオフしたことを検出して行な
   うことを特徴とする特許請求の範囲第４項または第５項
   記載の不揮発性フリップフロップ回路。