JPS6052997A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS6052997A JPS6052997A JP58161464A JP16146483A JPS6052997A JP S6052997 A JPS6052997 A JP S6052997A JP 58161464 A JP58161464 A JP 58161464A JP 16146483 A JP16146483 A JP 16146483A JP S6052997 A JPS6052997 A JP S6052997A
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は高集積化された半導体記憶装置に係シ、特にワ
ード線の電位を制御してメモリセルの電荷保持時間を長
くしたダイナミックメモリに関する。
ード線の電位を制御してメモリセルの電荷保持時間を長
くしたダイナミックメモリに関する。
ダイナミックメモリは、通常第１図に示すようにトラン
スファダート用のＮチャンネルエンハンスメント＠）型
ＭＯ８）ランジスタ１および記憶用の容量素子２が直列
接続されてなるメモリセル回路３がマトリクス状に多数
並べられて構成される。このメモリセル回路３に対する
データの書き込みに際しては、トランジスタ１のダート
に接続されているワード線４の電位を上げてトランジス
タ１を導通させ、トランジスタ１の一端に接続されてい
るビット線５から容量素子２に電荷を充電したのちワー
ド線４の電位を下ケチトランジスタ１をカットオフにす
る。これにより、メモリセル回路３は容量素子２に電荷
を蓄えて記憶作用を行々い、記憶は容量素子２内の電荷
がリークなどにょシ消失するまで保持されることになシ
、この保持電荷の多少が２進データの１″、″０”に対
応する。メモリセル回路３からのデータの読み出しに際
しては、ワード線４の電位を上げてトランジスタ１を導
通させ、容量素子２から保持電荷をビット線５に読み出
したのちワード線４の電位を下げてトランジスタ１をカ
ットオフにする。
スファダート用のＮチャンネルエンハンスメント＠）型
ＭＯ８）ランジスタ１および記憶用の容量素子２が直列
接続されてなるメモリセル回路３がマトリクス状に多数
並べられて構成される。このメモリセル回路３に対する
データの書き込みに際しては、トランジスタ１のダート
に接続されているワード線４の電位を上げてトランジス
タ１を導通させ、トランジスタ１の一端に接続されてい
るビット線５から容量素子２に電荷を充電したのちワー
ド線４の電位を下ケチトランジスタ１をカットオフにす
る。これにより、メモリセル回路３は容量素子２に電荷
を蓄えて記憶作用を行々い、記憶は容量素子２内の電荷
がリークなどにょシ消失するまで保持されることになシ
、この保持電荷の多少が２進データの１″、″０”に対
応する。メモリセル回路３からのデータの読み出しに際
しては、ワード線４の電位を上げてトランジスタ１を導
通させ、容量素子２から保持電荷をビット線５に読み出
したのちワード線４の電位を下げてトランジスタ１をカ
ットオフにする。
なお、上述したデータの曹き込み、読み出しに際して、
従来は第２図に示すようにワード線４の電位を接地電位
と高電位との間で振幅させている。
従来は第２図に示すようにワード線４の電位を接地電位
と高電位との間で振幅させている。
第３図は、上述したようなトランスファゲート用のＭＯ
Ｓ ）ランジスタ１のダート電圧対ドレイン・ソース間
電流よりｌ＋特性の一例を示している。ここで、曲線Ａ
は高集積化されていないダイナミックメモリに用いられ
たチャンネル長の比較的長いＭＯＳ ）ランジスタの特
性である。このＭＯＳ ）ランジスタは、カットオフ特
性が急勾配であシ、ケ゛−トに接地電位を印加すればソ
ース・ドレイン間のリーク電流は１０ Ａ以下となって
良好な特性を示す。したがって、このようかＭＯＳ ）
ランジスタを第１図のメモリセル回路３に用いれば、記
憶保持状態においてＭＯＳ トランジスタはカットオフ
状態であってリークが少ないので、容量素子２の電荷は
充分な時間にわたって消失せずに保持される。
Ｓ ）ランジスタ１のダート電圧対ドレイン・ソース間
電流よりｌ＋特性の一例を示している。ここで、曲線Ａ
は高集積化されていないダイナミックメモリに用いられ
たチャンネル長の比較的長いＭＯＳ ）ランジスタの特
性である。このＭＯＳ ）ランジスタは、カットオフ特
性が急勾配であシ、ケ゛−トに接地電位を印加すればソ
ース・ドレイン間のリーク電流は１０ Ａ以下となって
良好な特性を示す。したがって、このようかＭＯＳ ）
ランジスタを第１図のメモリセル回路３に用いれば、記
憶保持状態においてＭＯＳ トランジスタはカットオフ
状態であってリークが少ないので、容量素子２の電荷は
充分な時間にわたって消失せずに保持される。
ところで、ダイナミックメモリの高集積化に伴なってメ
モリセルサイズが縮少され、極く微細なＭＯＳトランジ
スタをメモリセル内のトランスファゲートに用いる必要
がでてきた。しかし他く微細なＭＯＳ ）ランジスタは
カットオフ特性が劣化、たとえば１メガビツトないし４
メガビツト以上の高集積化ダイナミックメモリに使用さ
れる極く微細なＭＯＳ ）ランジスタのカットオフ特性
は第３図中の曲線Ｂの如くなる。このようなＭＯＳ ）
ランジスタは、ｒ−）に接地電位を印加しても１０ ア
ンペア以上のリーク電流が流れるので、これをメモリセ
ル内のトランスファダートに用いた場合にはワード酸を
接地電位にしたときのリーク電流が大きく、容量素子２
中の電荷を充分な時間にわたって保持できないという問
題がある・ 〔発明の目的〕 本発明は上記の事情に鑑みてなされたもので、ダイナミ
ックメモリセルの高集積化に伴ってトランスファダート
素子が極くす細に々っても、記憶用容量素子中の電荷を
充分Ａ時間にわたって保持でき、電荷保持特性の向上を
図り得る半導体記憶装置を提供するものである。
モリセルサイズが縮少され、極く微細なＭＯＳトランジ
スタをメモリセル内のトランスファゲートに用いる必要
がでてきた。しかし他く微細なＭＯＳ ）ランジスタは
カットオフ特性が劣化、たとえば１メガビツトないし４
メガビツト以上の高集積化ダイナミックメモリに使用さ
れる極く微細なＭＯＳ ）ランジスタのカットオフ特性
は第３図中の曲線Ｂの如くなる。このようなＭＯＳ ）
ランジスタは、ｒ−）に接地電位を印加しても１０ ア
ンペア以上のリーク電流が流れるので、これをメモリセ
ル内のトランスファダートに用いた場合にはワード酸を
接地電位にしたときのリーク電流が大きく、容量素子２
中の電荷を充分な時間にわたって保持できないという問
題がある・ 〔発明の目的〕 本発明は上記の事情に鑑みてなされたもので、ダイナミ
ックメモリセルの高集積化に伴ってトランスファダート
素子が極くす細に々っても、記憶用容量素子中の電荷を
充分Ａ時間にわたって保持でき、電荷保持特性の向上を
図り得る半導体記憶装置を提供するものである。
即ち、本発明は、トランスファゲートとしてＭＯＳ ）
ランジスタを用い、電荷記憶用として容量素子を用いた
ダイナミックメモリセル回路がマトリクス状に形成され
、これらのメモリセル回路を選択するための選択線およ
びメモリセル回路との間でデータの書き込みもしくは読
み出しを行なうためのデータ線を有し、前記選択線を選
択駆動するための選択線駆動回路を有する半導体記憶装
量において、待機時には各選択線の電位を、前記選択線
駆動回路の選択時出力電圧に対して非選択時出力電圧が
有する電位差よシも一層大きい電位差を持つように設定
するリーク電流抑制手段を設けたことを特徴とするもの
である。
ランジスタを用い、電荷記憶用として容量素子を用いた
ダイナミックメモリセル回路がマトリクス状に形成され
、これらのメモリセル回路を選択するための選択線およ
びメモリセル回路との間でデータの書き込みもしくは読
み出しを行なうためのデータ線を有し、前記選択線を選
択駆動するための選択線駆動回路を有する半導体記憶装
量において、待機時には各選択線の電位を、前記選択線
駆動回路の選択時出力電圧に対して非選択時出力電圧が
有する電位差よシも一層大きい電位差を持つように設定
するリーク電流抑制手段を設けたことを特徴とするもの
である。
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第４図は１メガビツトないしは４メガビツト以上の高集
積化されたダイナミックメモリの一部を示しており、メ
モリセル回路１０は極く微細なトランスファゲ−ト用の
ＮチャンネルＥ型ＭＯ８）シンジスタ１１と記憶保持用
の容量素子１２とが直列接続されてなり、容量素子１２
の一端は接地されている。このようなメモリセル回路１
０はマトリクス状に多数釜べられておシ、上記ＭＯ８）
ランジスタ１１の一′端はデータ線であるビット線１３
に接続され、ダートは選択線であるワード線１４に接続
されている。上記ワード線１４は、たとえばＭＯＳ ）
ランジスタからなるスイッチ素子１５を介してワード線
駆動回路１６の出力端に接続されている。一方、１７は
ダイナミックメモリと同じチップ上に通常膜ケラレるチ
ャージポンプ回路であシ、メモリの電源■。Ｃがたとえ
ば正電圧であれば、上記チャージポンプ回路１７は所定
の負電圧を発生すんそして、このチャージポンプ回路１
７の出力端と前記ワード線１４とは高抵抗１８により結
合されている。なお、チャージポンプ回路１７は、たと
えばドレイン・ソース相互が接続されたそれぞれＮチャ
ンネルエンハンスメント型の２個のＭＯＳ ）ランジス
タ２１．２２が直列接続され、その一端が接地され、ト
ランジスタ２１．２２相互の接続点と振動電圧入力端２
３との間にコンデンサ２４が接続されてガる。そして、
駆動電圧入力端２３に接地電位と電源電圧ｖｃｃとの間
で変化するパルス電圧が印加されることによって、出力
ノード２５に所定の負電圧が発生する。なお、この出力
ノード２５と接地端との間には出力電圧安定化用のコン
デンサ２６が接続されている。
積化されたダイナミックメモリの一部を示しており、メ
モリセル回路１０は極く微細なトランスファゲ−ト用の
ＮチャンネルＥ型ＭＯ８）シンジスタ１１と記憶保持用
の容量素子１２とが直列接続されてなり、容量素子１２
の一端は接地されている。このようなメモリセル回路１
０はマトリクス状に多数釜べられておシ、上記ＭＯ８）
ランジスタ１１の一′端はデータ線であるビット線１３
に接続され、ダートは選択線であるワード線１４に接続
されている。上記ワード線１４は、たとえばＭＯＳ ）
ランジスタからなるスイッチ素子１５を介してワード線
駆動回路１６の出力端に接続されている。一方、１７は
ダイナミックメモリと同じチップ上に通常膜ケラレるチ
ャージポンプ回路であシ、メモリの電源■。Ｃがたとえ
ば正電圧であれば、上記チャージポンプ回路１７は所定
の負電圧を発生すんそして、このチャージポンプ回路１
７の出力端と前記ワード線１４とは高抵抗１８により結
合されている。なお、チャージポンプ回路１７は、たと
えばドレイン・ソース相互が接続されたそれぞれＮチャ
ンネルエンハンスメント型の２個のＭＯＳ ）ランジス
タ２１．２２が直列接続され、その一端が接地され、ト
ランジスタ２１．２２相互の接続点と振動電圧入力端２
３との間にコンデンサ２４が接続されてガる。そして、
駆動電圧入力端２３に接地電位と電源電圧ｖｃｃとの間
で変化するパルス電圧が印加されることによって、出力
ノード２５に所定の負電圧が発生する。なお、この出力
ノード２５と接地端との間には出力電圧安定化用のコン
デンサ２６が接続されている。
次に、上記ダイナミックメモリの動作を第５図を参照し
て説明する。データの書き込みもしくは読み出しに際し
て、ワード線駆動回路１６の出力電圧は高電位になシ、
このときスイッチ素子１５はスイッチ制御信号によりオ
ン状態になっており、ワード線１４は高電位になる。し
たがって、トランスファゲート用のＭＯＳ ）ランジス
タ１１は導通し、ビット線１３と容量素子１２との間で
データの書き込みもしくは読み出しが行なわれる。この
とき、ワード線１４とチャージポンプ回路１７との間に
高抵抗１８が存在するので、ワード線１４はチャージポ
ンプ回路１７による影響を殆んど受けない。
て説明する。データの書き込みもしくは読み出しに際し
て、ワード線駆動回路１６の出力電圧は高電位になシ、
このときスイッチ素子１５はスイッチ制御信号によりオ
ン状態になっており、ワード線１４は高電位になる。し
たがって、トランスファゲート用のＭＯＳ ）ランジス
タ１１は導通し、ビット線１３と容量素子１２との間で
データの書き込みもしくは読み出しが行なわれる。この
とき、ワード線１４とチャージポンプ回路１７との間に
高抵抗１８が存在するので、ワード線１４はチャージポ
ンプ回路１７による影響を殆んど受けない。
一方、メモリチップの待機時（アクセスされていないと
き）および前記ワード線１４の非選択時（メモリチップ
はアクセスされているが別のワード線が選択されている
とき）には、前記ワード線駆動回路１６の出力電位は接
地電位になり、このときスイッチ素子１５はスイッチ制
御信号によりオフ状態になる。したがって、ワード線１
４の電位はチャージポンプ回路１７の出力電位によシ規
定されて所定の負電位（たとえば−３Ｖ）まで低下する
。これによって、トランスファタート用のＭＯＳ ）ラ
ンジスタ１１のリーク電流は充分小さく抑制され、容量
素子１２の電荷は充分な時間にわたって保持され、電荷
保持特性が向上する。
き）および前記ワード線１４の非選択時（メモリチップ
はアクセスされているが別のワード線が選択されている
とき）には、前記ワード線駆動回路１６の出力電位は接
地電位になり、このときスイッチ素子１５はスイッチ制
御信号によりオフ状態になる。したがって、ワード線１
４の電位はチャージポンプ回路１７の出力電位によシ規
定されて所定の負電位（たとえば−３Ｖ）まで低下する
。これによって、トランスファタート用のＭＯＳ ）ラ
ンジスタ１１のリーク電流は充分小さく抑制され、容量
素子１２の電荷は充分な時間にわたって保持され、電荷
保持特性が向上する。
なお、本発明は上記実施例に限られるものではなく、ワ
ード線１４とワード線駆動回路１６との間のスイッチ素
子１５をワード線駆動回路１６内にまとめることも可能
であり、また上記スイッチ素子１５を省略し、ワード線
１４とチャージポンプ回路１７との間の高抵抗１８に代
えてスイッチ素子を挿入し、このスイッチ素子に接続さ
れているワード線１４の選択時のみスイッチ素子をオフ
状態に制御するようにしてもよい。また、メモリの回路
構成によっては、ワード線電位を待機時のみ前述したよ
うにチャージポンプ回路の出力電圧により規定し、非選
択時（待機時よシ短かい）の非選択ワード線の電位はチ
ャージポンプ回路の出力電圧により規定しないようにし
てもよく、この場合でもリーク電流抑制効果が得られる
。
ード線１４とワード線駆動回路１６との間のスイッチ素
子１５をワード線駆動回路１６内にまとめることも可能
であり、また上記スイッチ素子１５を省略し、ワード線
１４とチャージポンプ回路１７との間の高抵抗１８に代
えてスイッチ素子を挿入し、このスイッチ素子に接続さ
れているワード線１４の選択時のみスイッチ素子をオフ
状態に制御するようにしてもよい。また、メモリの回路
構成によっては、ワード線電位を待機時のみ前述したよ
うにチャージポンプ回路の出力電圧により規定し、非選
択時（待機時よシ短かい）の非選択ワード線の電位はチ
ャージポンプ回路の出力電圧により規定しないようにし
てもよく、この場合でもリーク電流抑制効果が得られる
。
また、上記実施例はＮチャンネル型のメ、モリな示した
が、Ｐチャンネル型のメモリの場合には、ワード線駆動
回路はワード線選択時には出力が接地電位になシ、ワー
ド線非選択時には出力が電源電位（正電圧ｖｃｃ）にな
る。そして、ワード線が接地電位のときにメモリセル内
のトランスファゲート用ＭＯ８トランジスタがオンに匁
る。そこで、この場合には、チャージポンプ回路として
は出力電圧がたとえば１．５ Ｖｃｃ電圧となるように
形成しておけば、ワード線の電位は第６図に示すように
女シ、非選択時にトランスファダート用ＭＯ８）ランジ
スタのリーク電流が充分小さく抑えられるようになる。
が、Ｐチャンネル型のメモリの場合には、ワード線駆動
回路はワード線選択時には出力が接地電位になシ、ワー
ド線非選択時には出力が電源電位（正電圧ｖｃｃ）にな
る。そして、ワード線が接地電位のときにメモリセル内
のトランスファゲート用ＭＯ８トランジスタがオンに匁
る。そこで、この場合には、チャージポンプ回路として
は出力電圧がたとえば１．５ Ｖｃｃ電圧となるように
形成しておけば、ワード線の電位は第６図に示すように
女シ、非選択時にトランスファダート用ＭＯ８）ランジ
スタのリーク電流が充分小さく抑えられるようになる。
即ち、チャージポンプ回路は、ワード線駆動回路のワー
ド線選択時の出力電圧に対してワード線非選択時の出力
電圧が有する電位差よりも大きい電位差を持つ出力電圧
を発生すればよい。
ド線選択時の出力電圧に対してワード線非選択時の出力
電圧が有する電位差よりも大きい電位差を持つ出力電圧
を発生すればよい。
また、上記実施例はメモリセル回路としてよく用いられ
ている１トランジスタ、１キャノマシタ方式のものを示
したが、これに限らずたとえば３トランジスタ、１キャ
ノ卆シタ方式のように書き込み、読み出し用に別々の選
択線、データ線を有するものにも本発明を適用し得る。
ている１トランジスタ、１キャノマシタ方式のものを示
したが、これに限らずたとえば３トランジスタ、１キャ
ノ卆シタ方式のように書き込み、読み出し用に別々の選
択線、データ線を有するものにも本発明を適用し得る。
また、チャージポンプ回路はメモリチップ内に通常設け
られるものを兼用することなく、所定の電圧を発生する
ように専用のものを設けてもよい。
られるものを兼用することなく、所定の電圧を発生する
ように専用のものを設けてもよい。
上述したように本発明の半導体記憶装置によれば、ダイ
ナミックメモリセルの高集積化に伴ってトランスファゲ
ート素子が極く微細になっても、記憶用容量素子中の電
荷を充分な時間にわたって保持でき、高集積化記憶装置
の電荷保持特性を向上させることができる。
ナミックメモリセルの高集積化に伴ってトランスファゲ
ート素子が極く微細になっても、記憶用容量素子中の電
荷を充分な時間にわたって保持でき、高集積化記憶装置
の電荷保持特性を向上させることができる。
第１図はダイナミックメモリセルの一例を示す回路図、
第２図は従来のワード線の電位変化を示す波形図、第３
図は第１図のメモリセル内のＭＯＳ ）ランジスタのカ
ットオフ特性の二側を示す特性図、第４図は本発明に係
る半導体記憶装置の一実施例を示す回路図、第５図は第
４図のワード線の電位変化の一例を示す波形図、第６図
は他の実施例におけるワード線の電位変化の一例を示す
波形図である。 １０・・・ダイナミックメモリセル回路、１１・・。 ＭＯＳ ）う／ジスタ、１２・・・容量素子、１３・・
・ビット線（データ線）、ｚ４・・・ワード線（選択線
＼１５・・・スイッチ素子、１６・・・ワード線駆動回
路、１７０１．チャージポンプ回路。 出願人代理人 弁理士 鈴 江 武 彦−二′ 第１図 第２図 第３図 □ ヅ！ト（に〕Ｅ
第２図は従来のワード線の電位変化を示す波形図、第３
図は第１図のメモリセル内のＭＯＳ ）ランジスタのカ
ットオフ特性の二側を示す特性図、第４図は本発明に係
る半導体記憶装置の一実施例を示す回路図、第５図は第
４図のワード線の電位変化の一例を示す波形図、第６図
は他の実施例におけるワード線の電位変化の一例を示す
波形図である。 １０・・・ダイナミックメモリセル回路、１１・・。 ＭＯＳ ）う／ジスタ、１２・・・容量素子、１３・・
・ビット線（データ線）、ｚ４・・・ワード線（選択線
＼１５・・・スイッチ素子、１６・・・ワード線駆動回
路、１７０１．チャージポンプ回路。 出願人代理人 弁理士 鈴 江 武 彦−二′ 第１図 第２図 第３図 □ ヅ！ト（に〕Ｅ
Claims (4)
- （１）トランスファゲートとしてＭＯＳ ）ランジスタ
を用い、電荷記憶用として容量素子を用いたダイナミッ
クメモリセル回路がマトリクス状に形成され、これらの
メモリセル回路を選択するための選択線およびメモリセ
ル回路との間でデータの書き込みもしくは読み出しな折
々うためのデータ線を有し、前記選択線を選択駆動する
ための選択線駆動回路を有する半導体記憶装置において
、待機時には各選択線の電位を、前記選択線駆動回路の
選択時出力電圧に対して非選択時出力電圧が有する電位
差よりも一層大きい電位差を持つよう（設定するリーク
電流抑ＩＩＩ手段を具備することを特徴とする半導体記
憶装置。 - （２） 前記ＭＯ８）ランジスタはＮチャンネル型であ
り、前記リーク電流抑制手段は負電圧な発生するチャー
ジポンプ回路の出力端を前記選択線に接続し、この接続
もしくは前記選択線と選択線駆動回路の出力端との接続
をスイッチ素子によりスイッチ制御するようにして々る
ことを特徴とする特許 導体記憶装置。 - （３） 前記ＭＯＳ｝ランジスタはＰチャンネル型であ
り、前記リーク電流抑制手段は記憶装置電源電圧Ｖｃｃ
よりも大きい正電圧を発生するチャージポンプ回路の出
力端を前記選択線に接続しこの接続もしくは前記選択線
と選択線駆動回路の出力端との接続をスイッチ素子によ
りスイッチ制御するようにしてなることを特徴とする前
記特許請求の範囲第１項記載の半導体記憶装置。 - （４）前記リーク電流抑制手段は、さらに選択線駆動回
路の非選択時に、非選択状態の選択線駆動回路に対応す
る選択線の電位を、選択線駆動回路の選択時出力′電圧
に対して非選択時出力電圧が有する電位差よシも一層大
きい電位差を持つように設定するようにしてなることを
特徴とする前記特許請求の範囲第１項記載の半導体記憶
装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58161464A JPS6052997A (ja) | 1983-09-02 | 1983-09-02 | 半導体記憶装置 |
| US06/646,107 US4610003A (en) | 1983-09-02 | 1984-08-31 | Dynamic type semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58161464A JPS6052997A (ja) | 1983-09-02 | 1983-09-02 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6052997A true JPS6052997A (ja) | 1985-03-26 |
| JPH0516119B2 JPH0516119B2 (ja) | 1993-03-03 |
Family
ID=15735595
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58161464A Granted JPS6052997A (ja) | 1983-09-02 | 1983-09-02 | 半導体記憶装置 |
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| JP (1) | JPS6052997A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6476588A (en) * | 1987-09-18 | 1989-03-22 | Sony Corp | Dynamic random access memory |
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| JP2008105374A (ja) * | 2006-09-28 | 2008-05-08 | Kohjin Co Ltd | 滅菌紙 |
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|---|---|---|---|---|
| US5001670A (en) * | 1987-02-06 | 1991-03-19 | Tektronix, Inc. | Nonvolatile memory protection |
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| US6016281A (en) * | 1997-12-17 | 2000-01-18 | Siemens Aktiengesellschaft | Memory with word line voltage control |
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Citations (1)
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| JPS5255338A (en) * | 1975-10-31 | 1977-05-06 | Hitachi Ltd | Memory |
Family Cites Families (3)
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1983
- 1983-09-02 JP JP58161464A patent/JPS6052997A/ja active Granted
-
1984
- 1984-08-31 US US06/646,107 patent/US4610003A/en not_active Expired - Lifetime
Patent Citations (1)
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Also Published As
| Publication number | Publication date |
|---|---|
| US4610003A (en) | 1986-09-02 |
| JPH0516119B2 (ja) | 1993-03-03 |
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