JPS5927347A - 到来信号の所望の関数を発生する関数発生器 - Google Patents
到来信号の所望の関数を発生する関数発生器Info
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- JPS5927347A JPS5927347A JP58127065A JP12706583A JPS5927347A JP S5927347 A JPS5927347 A JP S5927347A JP 58127065 A JP58127065 A JP 58127065A JP 12706583 A JP12706583 A JP 12706583A JP S5927347 A JPS5927347 A JP S5927347A
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- G06J—HYBRID COMPUTING ARRANGEMENTS
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- Analogue/Digital Conversion (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は一般的には関数発生どｇに悶し、畦しくいうと
、精度を向上さぜるためにディジタルｂｌｉ ｔｉｌｌ
技術を使用する平方根を求めるための関数発生システム
に関する。
、精度を向上さぜるためにディジタルｂｌｉ ｔｉｌｌ
技術を使用する平方根を求めるための関数発生システム
に関する。
今日、関数を発生ずる方法は代表的にはアナログ非直縁
増幅回路あるいはディジタルｄ１算ハードウェアを使用
して近似アルゴリズムを実行している。アナログで平方
根を求めるためには、通常、フィードバック配置のある
形式の乗Ｉｙ器回路が使用される。このアナ四グ関数発
生器の精度は、回路誤差およびドリフトを補償するため
に籾巧な手段が使用されない限り、これら回路誤差およ
びドリフトによって制限を受ける。このような手段は一
般に実行するのに非常に高価となる。関数発生器のディ
ジタル技術について言えば、その精度は、一般に、処理
されているワードザイズによって決定され、従って高い
精度を得るには大きなワードザイズが必要となり、この
ことは実行するのに非常に高価な回路が必要であるとい
うことを意味する。その上、センサおよび出力ドライバ
回路のインターフェースに追加の回路が必要となり、シ
ステムの全体の寸法を増大さぜ、かつ精度を恕くする要
因となる。上記の観点から、小形、低１「力消費を要求
される送信機に適用するには、上記した従来技術は適当
でないことが明らかである。
増幅回路あるいはディジタルｄ１算ハードウェアを使用
して近似アルゴリズムを実行している。アナログで平方
根を求めるためには、通常、フィードバック配置のある
形式の乗Ｉｙ器回路が使用される。このアナ四グ関数発
生器の精度は、回路誤差およびドリフトを補償するため
に籾巧な手段が使用されない限り、これら回路誤差およ
びドリフトによって制限を受ける。このような手段は一
般に実行するのに非常に高価となる。関数発生器のディ
ジタル技術について言えば、その精度は、一般に、処理
されているワードザイズによって決定され、従って高い
精度を得るには大きなワードザイズが必要となり、この
ことは実行するのに非常に高価な回路が必要であるとい
うことを意味する。その上、センサおよび出力ドライバ
回路のインターフェースに追加の回路が必要となり、シ
ステムの全体の寸法を増大さぜ、かつ精度を恕くする要
因となる。上記の観点から、小形、低１「力消費を要求
される送信機に適用するには、上記した従来技術は適当
でないことが明らかである。
従来技術に関連する固有の問題のために、入力信号の平
方根を求めるための比較的ｔ１？１単な４８１成の、安
価な、高精度の関数発生器を開発することが望まれてい
る。
方根を求めるための比較的ｔ１？１単な４８１成の、安
価な、高精度の関数発生器を開発することが望まれてい
る。
本発明はパルスＩＩｑｉｌ変調された入力信号の平方根
を求める′Ｓ６Ｓ２Ｏ関数発生器を提供し、上記従来技
術に関連した問題および他の問題を解決したものである
。この関数発生器の主要素子は所望の関数の逆数に対す
る複数の別々の値を含むＲＯＭの表である。この１３０
Ｍのアドレスは入力信号の所望の関数を表わし゛、ＲＯ
Ｍの出力は人力アドレスの二乗である。ＲＯＭの出力は
フリップ７０ツブおよびデジタルコンパレータによって
連続的にパルス幅変Ｗ、ｔされた信号に変換される。
を求める′Ｓ６Ｓ２Ｏ関数発生器を提供し、上記従来技
術に関連した問題および他の問題を解決したものである
。この関数発生器の主要素子は所望の関数の逆数に対す
る複数の別々の値を含むＲＯＭの表である。この１３０
Ｍのアドレスは入力信号の所望の関数を表わし゛、ＲＯ
Ｍの出力は人力アドレスの二乗である。ＲＯＭの出力は
フリップ７０ツブおよびデジタルコンパレータによって
連続的にパルス幅変Ｗ、ｔされた信号に変換される。
２つの８ビツトカウンタがパルス幅変ル１′！された入
力信号のデユーティサイクルおよびフリップフロップの
出力信号のデユーティサイクルに比例してクロック同期
される。かくして、これら８ビツトカウンタはこれらデ
ユーティサイクルｕ１１の比較の実行（ランニング）平
均を保持し、そして４ビツトアツプ／ダウンカウンタに
ＲＯＭのアドレスを設定させ、その結果ＲＯＭの出力は
正確な入力値より高いおよび低いＲＯＭの値開をある時
間でｕｆ４ ｉＮｉする。４ビツトアツプ／ダウンカウ
ンタの出力から取り出される回路の出力は平均値が入力
信号の平方根であるパルス幅変調された信号である。
力信号のデユーティサイクルおよびフリップフロップの
出力信号のデユーティサイクルに比例してクロック同期
される。かくして、これら８ビツトカウンタはこれらデ
ユーティサイクルｕ１１の比較の実行（ランニング）平
均を保持し、そして４ビツトアツプ／ダウンカウンタに
ＲＯＭのアドレスを設定させ、その結果ＲＯＭの出力は
正確な入力値より高いおよび低いＲＯＭの値開をある時
間でｕｆ４ ｉＮｉする。４ビツトアツプ／ダウンカウ
ンタの出力から取り出される回路の出力は平均値が入力
信号の平方根であるパルス幅変調された信号である。
本質的に、本発明において使用される技術は入力信号が
所望の関数の記憶された正確な値から相違する量に比例
するようにこれら記憶された正確な値を時分割するだめ
の、従って関数の正確なディジタル補間を達成するため
の、ディジタル技術として記載することができる。
所望の関数の記憶された正確な値から相違する量に比例
するようにこれら記憶された正確な値を時分割するだめ
の、従って関数の正確なディジタル補間を達成するため
の、ディジタル技術として記載することができる。
以下、添イ」図面を参照して本発明の好ましい実施例に
つき詳却１に説明する。なお、添付図面は本発明の好ま
しい実施例を例示するためのもので、本発明をこれに限
定することを意図するものではない。
つき詳却１に説明する。なお、添付図面は本発明の好ま
しい実施例を例示するためのもので、本発明をこれに限
定することを意図するものではない。
第１図は本発明によって使用される回路１０の回路構成
図である。この回路１０はＲＯＭの表１２．８ビツトラ
ツチ１４．８ビツトフンパレータ１６、クロック発生器
１８．８ビツトカウンタ２０、フリップフロップ２２お
よび２４．８ビツトアツプカウンタ２６および２８．４
ビツトアツプ／ダウンカウンタ５０．４ビツトラツチ６
２、および４ビツトコンパレータ３４より構成される。
図である。この回路１０はＲＯＭの表１２．８ビツトラ
ツチ１４．８ビツトフンパレータ１６、クロック発生器
１８．８ビツトカウンタ２０、フリップフロップ２２お
よび２４．８ビツトアツプカウンタ２６および２８．４
ビツトアツプ／ダウンカウンタ５０．４ビツトラツチ６
２、および４ビツトコンパレータ３４より構成される。
ＲＯＭの表１２は所望の関数の通故に対する複数の別個
の値を含んでいる。ＲＯＭアドレス（入力ＡｏないしＡ
３）は４ビツトアツプ／ダウンカウンタ３０から受信し
た人力変数を表わし、出力０！ないしＯａから得られる
１０Ｍの表１２の出力は人力の逆関数である。詳しくい
うと、平方根出力が所望される場合にＧ、ｊ：、１４０
Ｍの表１２は８ビツト出力ワードである４ビツト入カア
ドレスの正（ｉｂｔな二乗を発生ずる。
の値を含んでいる。ＲＯＭアドレス（入力ＡｏないしＡ
３）は４ビツトアツプ／ダウンカウンタ３０から受信し
た人力変数を表わし、出力０！ないしＯａから得られる
１０Ｍの表１２の出力は人力の逆関数である。詳しくい
うと、平方根出力が所望される場合にＧ、ｊ：、１４０
Ｍの表１２は８ビツト出力ワードである４ビツト入カア
ドレスの正（ｉｂｔな二乗を発生ずる。
ＲＯＭの表１２の出力、すなわち、その出力０１ないし
Ｏｓはそれぞれ８ビツトランチ１４０入力ＤＩないしＤ
８に接続されている。こ、の８ビツトラツチ１４の出力
Ｑ１ないしＱ８はそれぞれ８ビツトコンパレータ１６の
入力ＡＩないしＡ８に接続されている。８ビツトコンパ
レータ１６の他の一組の入力、すなわち入力Ｂ、ないし
Ｂ８は８ビツトカウンタ２０の出力ＱＡないしＱｌｌに
それぞれ接続されている。カウンタ２０の出力ＱＢない
しＱ１□はＮＯＲゲート３６の入力に直接接続され、一
方カウンタ２０の出力ＱＡはインバータ３８を介してこ
のゲート３６に接続されている。カウンタ２０の出力Ｑ
ＥないしＱｌｌはまた、４ビツトコンノ（レータ３４の
入力Ｂ、ないしＢ４にも接続されている。
Ｏｓはそれぞれ８ビツトランチ１４０入力ＤＩないしＤ
８に接続されている。こ、の８ビツトラツチ１４の出力
Ｑ１ないしＱ８はそれぞれ８ビツトコンパレータ１６の
入力ＡＩないしＡ８に接続されている。８ビツトコンパ
レータ１６の他の一組の入力、すなわち入力Ｂ、ないし
Ｂ８は８ビツトカウンタ２０の出力ＱＡないしＱｌｌに
それぞれ接続されている。カウンタ２０の出力ＱＢない
しＱ１□はＮＯＲゲート３６の入力に直接接続され、一
方カウンタ２０の出力ＱＡはインバータ３８を介してこ
のゲート３６に接続されている。カウンタ２０の出力Ｑ
ＥないしＱｌｌはまた、４ビツトコンノ（レータ３４の
入力Ｂ、ないしＢ４にも接続されている。
クロック発生器１８の出力は８ビツトカウンタ２０のク
ロック人力（ＣＬ）に接続されている。
ロック人力（ＣＬ）に接続されている。
ＮＯＲゲート３６の出力はフリップフロップ２２および
２４０セット人力ＳおよびＢに、ならびに８ビツトラン
チ１４および４ビツトランチ３２の使用可能（イネーブ
ル）入力Ｇにそれぞれ同ｊｌＪＩ ハルスを送給する。
２４０セット人力ＳおよびＢに、ならびに８ビツトラン
チ１４および４ビツトランチ３２の使用可能（イネーブ
ル）入力Ｇにそれぞれ同ｊｌＪＩ ハルスを送給する。
７リツプフロツブ２２のリセット人力Ｒは８ビツトコン
パレータ１６のＡ＝Ｂ出力端子に接続されている。７リ
ツプフロツブ２２のＱ出力はＡＮＤゲート３９の１つの
入力（こおよびインバータ４０の入力にそれぞれ接続さ
れ、インバータ４０の゛出力は他のＡＮＤゲート４２の
１つの入力に接続されている。パルス幅変Ｗｌｌされた
入力信号はＡＮＤゲート４２の他方の入力に供給され、
このＡＮＤゲート４２の出力は８ビツトアツプカウンタ
２６の使用可能人力Ｇに接続されている。上記入力信号
はインバータ４４の入力にも供給される。このインバー
タ４４の出力はＡＮＤゲート３９の他方の人力に接続さ
れている。Ａ Ｎ Ｄゲー ト３９の出力は８ビツトア
ツプカウンタ２８の使用可能人力Ｇに接続されている。
パレータ１６のＡ＝Ｂ出力端子に接続されている。７リ
ツプフロツブ２２のＱ出力はＡＮＤゲート３９の１つの
入力（こおよびインバータ４０の入力にそれぞれ接続さ
れ、インバータ４０の゛出力は他のＡＮＤゲート４２の
１つの入力に接続されている。パルス幅変Ｗｌｌされた
入力信号はＡＮＤゲート４２の他方の入力に供給され、
このＡＮＤゲート４２の出力は８ビツトアツプカウンタ
２６の使用可能人力Ｇに接続されている。上記入力信号
はインバータ４４の入力にも供給される。このインバー
タ４４の出力はＡＮＤゲート３９の他方の人力に接続さ
れている。Ａ Ｎ Ｄゲー ト３９の出力は８ビツトア
ツプカウンタ２８の使用可能人力Ｇに接続されている。
これらカウンタ２６および２８の両方のクロック人力Ｃ
Ｌは８ビットカウンタ２０のＱＡ出力に接続され゛（い
る。これらカウンタ２６および２８の出力、すなわち出
力ＱＡないしＱＨｓはＡＮＤゲート４６および４８の入
力にそれぞれ接ｔ、ｊ５されている。Ａ Ｎ Ｄゲート
４６の出力は４ビツトアツプ／ダウンカウンタ３０のア
ンプ入力ＣＬ −Ｕ Ｉ）に接続されており、他方ＡＮ
Ｄゲートの出力はこのカウンタ３０のダウン入力ＣＬ−
ＤＯＷＮに接続され°〔いる。
Ｌは８ビットカウンタ２０のＱＡ出力に接続され゛（い
る。これらカウンタ２６および２８の出力、すなわち出
力ＱＡないしＱＨｓはＡＮＤゲート４６および４８の入
力にそれぞれ接ｔ、ｊ５されている。Ａ Ｎ Ｄゲート
４６の出力は４ビツトアツプ／ダウンカウンタ３０のア
ンプ入力ＣＬ −Ｕ Ｉ）に接続されており、他方ＡＮ
Ｄゲートの出力はこのカウンタ３０のダウン入力ＣＬ−
ＤＯＷＮに接続され°〔いる。
４ビツトアツプ／ダウンカウンタ３０の出力、す゛なわ
ぢ、出力ＱＡないしＱＤはＲＯＭアドレス入力へ〇ない
しＡ３に、および４ピツトラツチ６２の入力ＤＩないし
Ｂ４にそれぞれ接続されている。
ぢ、出力ＱＡないしＱＤはＲＯＭアドレス入力へ〇ない
しＡ３に、および４ピツトラツチ６２の入力ＤＩないし
Ｂ４にそれぞれ接続されている。
４ビツトラツチ３２の出力Ｑ１ないしＱ４は４ビツトコ
ンパレータ３４の入力Ａ、ないしＡ４にそれぞれ接続さ
れている。４ビツトコンパレータ６４のＡ＝Ｂ出力０ｉ
ｉ１１子は７リツプ７０ツブ２４のリセット入力Ａに接
続されている。フリップ７０ツブ２４のＱ出力は回路１
０の出力であり、パルス幅変ＮＦＩされた出力信彊がこ
こに発生される。
ンパレータ３４の入力Ａ、ないしＡ４にそれぞれ接続さ
れている。４ビツトコンパレータ６４のＡ＝Ｂ出力０ｉ
ｉ１１子は７リツプ７０ツブ２４のリセット入力Ａに接
続されている。フリップ７０ツブ２４のＱ出力は回路１
０の出力であり、パルス幅変ＮＦＩされた出力信彊がこ
こに発生される。
サイクルの開始時に、ＲＯＭの表１２に対する入力＆ｔ
が４ビツトアツプ／ダウンカウンタ６０の出力によって
調整される。１ザイクルはクロック発生器１８によって
制御される一連の繰返し動作よりなり、クロック発生器
１８の周波数はその特定の適用例に対して選択されてい
る。クロック発生器１８によって発生されるパルスは８
ビツトカウンタ２０によってりｐツク入力（ＣＩ、）端
子で受信され、このカウンタ２０に２進態様で２５６ま
で連続的に、繰返し計数させる。各サイクルの開始時に
、ディジタルカウンタ２０のＱＡ出力端子にディジタル
の１が発生され、インバータ３８によって反転されてＮ
ＯＲゲート３６の入力の１つにディジタルの０が与え
られる。これによってこのゲート３６はその出力にディ
ジタルの１を発生する。このディジタルパルスは各サイ
クルの開始時に同期パルスとして使用され、フリップフ
ロップ２２および２４をセットし、かつ８ビツトラツヂ
１４および４ビツトラツチ５２を使用可能にする。８ビ
ツトラツチ１４に対する使用可能パルスはこのラッチに
ＲＯＭの表１２の出力を受は入れて保持させ、従ってＲ
ＯＭの表１２の出力は８ビツトカウンタ２０の出力ＱＡ
ないしＱＨと８ビツトコンパレータ１６によって連続的
に比較される。同４Ｍに、４ビツトラツチ３２に対する
使用可能パルスはこのラッチに４ビツトアツプ／ダウン
カウンタ３０の出力を受は入れて保持させ、従ってこの
カウンタ３０の出力は４ビツトフンパレータ３４によっ
て８ビツトカウンタ２０の出力ＱＥないしＱＨと連続的
に比較される。
が４ビツトアツプ／ダウンカウンタ６０の出力によって
調整される。１ザイクルはクロック発生器１８によって
制御される一連の繰返し動作よりなり、クロック発生器
１８の周波数はその特定の適用例に対して選択されてい
る。クロック発生器１８によって発生されるパルスは８
ビツトカウンタ２０によってりｐツク入力（ＣＩ、）端
子で受信され、このカウンタ２０に２進態様で２５６ま
で連続的に、繰返し計数させる。各サイクルの開始時に
、ディジタルカウンタ２０のＱＡ出力端子にディジタル
の１が発生され、インバータ３８によって反転されてＮ
ＯＲゲート３６の入力の１つにディジタルの０が与え
られる。これによってこのゲート３６はその出力にディ
ジタルの１を発生する。このディジタルパルスは各サイ
クルの開始時に同期パルスとして使用され、フリップフ
ロップ２２および２４をセットし、かつ８ビツトラツヂ
１４および４ビツトラツチ５２を使用可能にする。８ビ
ツトラツチ１４に対する使用可能パルスはこのラッチに
ＲＯＭの表１２の出力を受は入れて保持させ、従ってＲ
ＯＭの表１２の出力は８ビツトカウンタ２０の出力ＱＡ
ないしＱＨと８ビツトコンパレータ１６によって連続的
に比較される。同４Ｍに、４ビツトラツチ３２に対する
使用可能パルスはこのラッチに４ビツトアツプ／ダウン
カウンタ３０の出力を受は入れて保持させ、従ってこの
カウンタ３０の出力は４ビツトフンパレータ３４によっ
て８ビツトカウンタ２０の出力ＱＥないしＱＨと連続的
に比較される。
ＮＯＲゲート６６からの同期パルスによって７リツプ７
０ツブ２４がセットされると、この７リツプ７０ツブ２
４はそのＱ出力にディジタルの１を発生ずる。同様に、
この同期パルスによって７リツブ７０ツブ２２がセット
されると、このフリップ７０ツブ２２はその出力にディ
ジタルの１を発生ずる。このディジタルの１はＡＮＤゲ
ート３９の１つの入力におよびインバータ４０に供給さ
れ、インバータ４０はこれを反転してディジタルの０を
ＡＮＤゲート４２の１つの入力に供給する。パルス幅変
ｉ１＋！された入力信号が低レベル、すなわちディジタ
ルの０であると、インバータ４４はディジタルの１をＡ
ＮＤゲート３９の他方の入力に供給し、このＡＮＤゲー
ト３９はその出力に８ビツトアツプカウンタ２９を使用
可能にするディジタルの１を発生する。ＡＮＤゲート４
２の入力の１つにディジタルの０が供給される限り、こ
のゲートの出力はディジタルの０であり、従って８ビツ
トアツプカウンタ２６は使用可能とならない０ ８ビツトアツプカウンタ２８がＡＮＤゲート３９によっ
て使用可能にされると、このカウンタ２８はディジタル
の１が８ビツトカウンタ２０によってそのＱＡ出力端子
に発生されるときごとに、１カウント増加計数する。８
ビツトコンパレータ１６のＢ１ないし８８人力に供給さ
れる８ビツトカウンタ２０の出力が８ビツトコンパレー
タ１６によって８ビツトラツチ１４の出力に等しいと決
定されると、コンパレータ１６によってそのＡ＝Ｂ端子
にディジタルの１が発生さ孔る。このディジタルの１は
７リツブ７０ツブ２２のリセット人力Ｒに供給され、こ
の７リツブ７０ツブ２２をリセットしてそのＱ出力にデ
ィジタルの０を発生させる。このディジタルの０はＡＮ
Ｄゲート３９の人力に供給され、ＡＮＤゲート３９はそ
の出力にディジタルの０を発生し、８ビツトアツプカウ
ンタ２８を使用禁止する。フリップ７０ツブ２２のＱ出
力に発生されたディジタルの０はインバータ４０にも供
給され、このインバータ４０はゲイジタルの１をＡ Ｎ
Ｄゲート４２の一方の入力に供給リーる。パルス幅変
調された入力信号が高レベル、ずなわぢディジタルの１
であるときにはいつでも、このｆｉｆ号はＡＮＤゲート
４２の他方の入力に供給されるからこのゲート４２にデ
ィジタルの１をその出力に発生させ、８ビツトアツプカ
ウンタ２６を（実用可能にする。ＡＮＤゲート４２によ
って使用可能にされたときに、カウンタ２６は、ディジ
タルの１が８ピントカウンタ２０によってそのＱＡ出力
端子に発生されるときごとに、７リツブフｐツブ２２の
出力が次のサイクルの開始時に同期パルスによってセッ
トされるまで、１カウント増加計数する。
０ツブ２４がセットされると、この７リツプ７０ツブ２
４はそのＱ出力にディジタルの１を発生ずる。同様に、
この同期パルスによって７リツブ７０ツブ２２がセット
されると、このフリップ７０ツブ２２はその出力にディ
ジタルの１を発生ずる。このディジタルの１はＡＮＤゲ
ート３９の１つの入力におよびインバータ４０に供給さ
れ、インバータ４０はこれを反転してディジタルの０を
ＡＮＤゲート４２の１つの入力に供給する。パルス幅変
ｉ１＋！された入力信号が低レベル、すなわちディジタ
ルの０であると、インバータ４４はディジタルの１をＡ
ＮＤゲート３９の他方の入力に供給し、このＡＮＤゲー
ト３９はその出力に８ビツトアツプカウンタ２９を使用
可能にするディジタルの１を発生する。ＡＮＤゲート４
２の入力の１つにディジタルの０が供給される限り、こ
のゲートの出力はディジタルの０であり、従って８ビツ
トアツプカウンタ２６は使用可能とならない０ ８ビツトアツプカウンタ２８がＡＮＤゲート３９によっ
て使用可能にされると、このカウンタ２８はディジタル
の１が８ビツトカウンタ２０によってそのＱＡ出力端子
に発生されるときごとに、１カウント増加計数する。８
ビツトコンパレータ１６のＢ１ないし８８人力に供給さ
れる８ビツトカウンタ２０の出力が８ビツトコンパレー
タ１６によって８ビツトラツチ１４の出力に等しいと決
定されると、コンパレータ１６によってそのＡ＝Ｂ端子
にディジタルの１が発生さ孔る。このディジタルの１は
７リツブ７０ツブ２２のリセット人力Ｒに供給され、こ
の７リツブ７０ツブ２２をリセットしてそのＱ出力にデ
ィジタルの０を発生させる。このディジタルの０はＡＮ
Ｄゲート３９の人力に供給され、ＡＮＤゲート３９はそ
の出力にディジタルの０を発生し、８ビツトアツプカウ
ンタ２８を使用禁止する。フリップ７０ツブ２２のＱ出
力に発生されたディジタルの０はインバータ４０にも供
給され、このインバータ４０はゲイジタルの１をＡ Ｎ
Ｄゲート４２の一方の入力に供給リーる。パルス幅変
調された入力信号が高レベル、ずなわぢディジタルの１
であるときにはいつでも、このｆｉｆ号はＡＮＤゲート
４２の他方の入力に供給されるからこのゲート４２にデ
ィジタルの１をその出力に発生させ、８ビツトアツプカ
ウンタ２６を（実用可能にする。ＡＮＤゲート４２によ
って使用可能にされたときに、カウンタ２６は、ディジ
タルの１が８ピントカウンタ２０によってそのＱＡ出力
端子に発生されるときごとに、７リツブフｐツブ２２の
出力が次のサイクルの開始時に同期パルスによってセッ
トされるまで、１カウント増加計数する。
８ビツトカウンタ２０の最上位から４つの出力、すなわ
ち、出力Ｑ２ないしＱ Ｈｚが４ビツトコンパレータ６
４によって４ビツトラツチ６２の出力に等しいと決定さ
れると、このコンパレータはディジタルの１をそのＡ＝
Ｂ端子に発生し、このディジタルの１はフリップフロッ
プ２４をリセットし、ディジタルの０を７リツプ７０ツ
ブ２４の出力にのカウントを完全に計数した後、上述の
全シーケンスが繰返される。このように、８ビツトアツ
プカウンタ２６および２８は各サイクル中、到釆するパ
ルス’Ｉ’ｉＷ ＲＷ４された入力信号が７リツプ７０
ツブ２２のＱ出力の４１号と比較される９１合（または
時間）について連続的に増加＆ｔ’敵する。
ち、出力Ｑ２ないしＱ Ｈｚが４ビツトコンパレータ６
４によって４ビツトラツチ６２の出力に等しいと決定さ
れると、このコンパレータはディジタルの１をそのＡ＝
Ｂ端子に発生し、このディジタルの１はフリップフロッ
プ２４をリセットし、ディジタルの０を７リツプ７０ツ
ブ２４の出力にのカウントを完全に計数した後、上述の
全シーケンスが繰返される。このように、８ビツトアツ
プカウンタ２６および２８は各サイクル中、到釆するパ
ルス’Ｉ’ｉＷ ＲＷ４された入力信号が７リツプ７０
ツブ２２のＱ出力の４１号と比較される９１合（または
時間）について連続的に増加＆ｔ’敵する。
８ビツトカウンタ２６のＱＡないしＱＪｆ出力がすべて
ディジタルの１であると、ＡＮＤゲート４６はその出力
にディジタルの１を発生し、４ピントアツプ／ダウンカ
ウンタ６０の出力を２進の１デイジツトだけ増加さぜる
。これにより■ζＯＭの表１２の入力が２進の１デイジ
ツトだＧ−１増加され、また４ピツトラツチ３２のディ
ジタル値が２進の１デイジツトだけ増加される。逆に、
８ビツトカウンタ２ＢのＱＡないしＱｌｌ出力がすべて
ディジタルの１であると、ＡＮＤゲート４８はその出力
にディジタルの１を発生し、これによって４ビツトアツ
プ／ダウンカウンタ３０の出力を２血の１デイジツトだ
け減少さゼる。これはＩζＯＭの表１２の入力を２進の
１デイジツトだけ減少させ、また４ビツトラツチ３２の
ディジタル値を２進の１デイジツトだけ減少させる。か
くして、８ビツトアツプカウンタ２６および２８はデユ
ーティサイクル比較の実行平均を保持し、４ビツトアツ
プ／ダウンカウンタ３０およびＲＯＭの表１２を正確な
入力値より高いおよび低いＲＯＭの仏間で時間内に循環
させる。２つの最も接近した値のそれぞれにおいて消費
される時間は実行平均基阜で入力信号に整合させるのに
必・要な時間に比例する。
ディジタルの１であると、ＡＮＤゲート４６はその出力
にディジタルの１を発生し、４ピントアツプ／ダウンカ
ウンタ６０の出力を２進の１デイジツトだけ増加さぜる
。これにより■ζＯＭの表１２の入力が２進の１デイジ
ツトだＧ−１増加され、また４ピツトラツチ３２のディ
ジタル値が２進の１デイジツトだけ増加される。逆に、
８ビツトカウンタ２ＢのＱＡないしＱｌｌ出力がすべて
ディジタルの１であると、ＡＮＤゲート４８はその出力
にディジタルの１を発生し、これによって４ビツトアツ
プ／ダウンカウンタ３０の出力を２血の１デイジツトだ
け減少さゼる。これはＩζＯＭの表１２の入力を２進の
１デイジツトだけ減少させ、また４ビツトラツチ３２の
ディジタル値を２進の１デイジツトだけ減少させる。か
くして、８ビツトアツプカウンタ２６および２８はデユ
ーティサイクル比較の実行平均を保持し、４ビツトアツ
プ／ダウンカウンタ３０およびＲＯＭの表１２を正確な
入力値より高いおよび低いＲＯＭの仏間で時間内に循環
させる。２つの最も接近した値のそれぞれにおいて消費
される時間は実行平均基阜で入力信号に整合させるのに
必・要な時間に比例する。
７リツプ７ｏツブク２の平均出力がパルス幅変調された
入力信号に槓合し、追跡する限り、Ｒ０Ｍアドレス（こ
れは所望の関数によりＲＯＭ出力に関係している）の平
均は入力の所望の関数である。このＲＯＭアドレスはデ
ユーティダイクルコンパレータで使用するためにＲＯＭ
出力を変換するのに類似の態様でパルス幅変調された出
力信号に変換される。このように、パルス幅変調された
入力信号の所望の間数が少数の（１り成累子のみを使用
してディジタルに発生できる。
入力信号に槓合し、追跡する限り、Ｒ０Ｍアドレス（こ
れは所望の関数によりＲＯＭ出力に関係している）の平
均は入力の所望の関数である。このＲＯＭアドレスはデ
ユーティダイクルコンパレータで使用するためにＲＯＭ
出力を変換するのに類似の態様でパルス幅変調された出
力信号に変換される。このように、パルス幅変調された
入力信号の所望の間数が少数の（１り成累子のみを使用
してディジタルに発生できる。
この分野の技術者には上記実施例に関しである変形およ
び変更が容易に考えられる。そのような変形、変更は簡
明にし、理解しやすくするために省略されているが、本
発明の範囲内に入ること蚤よいうまでもない。
び変更が容易に考えられる。そのような変形、変更は簡
明にし、理解しやすくするために省略されているが、本
発明の範囲内に入ること蚤よいうまでもない。
添付図面は本発明の一実施例を示す回路（１ｑ成図であ
る。 １０：回路 １２：ＲＯＭの表 １４：８ビツトラツチ １６：８ビツトフンパレータ １８：クロック発生器 ２０：８ビットカウンタ ２２．２４：フリツブ７０ツブ ２６．２８：８ビットアップカウンタ ３０：４ビツトアツプ／ダウンカウンタ３２：４ビツト
ラツチ ！＋４：４ビットコンバレータ 、３（Ｓ：ＮＯＲゲート ３８．４０．４４：インバータ
る。 １０：回路 １２：ＲＯＭの表 １４：８ビツトラツチ １６：８ビツトフンパレータ １８：クロック発生器 ２０：８ビットカウンタ ２２．２４：フリツブ７０ツブ ２６．２８：８ビットアップカウンタ ３０：４ビツトアツプ／ダウンカウンタ３２：４ビツト
ラツチ ！＋４：４ビットコンバレータ 、３（Ｓ：ＮＯＲゲート ３８．４０．４４：インバータ
Claims (10)
- （１）到来信号の所望の関数に関係する値を含む記憶手
段と、 一連のディジタルパルスを発生する第１のカウンタ手段
と、 該デ・ｒジタルパルスを前記所望の関数に関係するｆｉ
ｆＪ記（ｉ／ｆと比較し、ＦＪｉＪ記第１０カウンタ手
段によって発生される前記ディジタルパルスの合ｉｉｉ
、！：前記所望の関数に関係する前記値とが等しくな
ったときに出力信号を発生ずる第１の比較手段と、該第
１の比較手段によって発生される該出力信号と１３η記
到来信号とを比較し、前記到り１Ｇ信号のデユーティサ
イクルおよび前記第１の比較手段ににつてりｄ生される
ｎＵ記出力信じ・のデユーティサイクルに比例する出力
信号を発生し、：）Ｕ記記憶手段に含まれる前記到来信
号に関係する値について前記記ｔａ手段を循環させる第
２の比較手段とを具備することを特徴とする到来信号の
関数を発生ずるための関数発生器。 - （２） 前記第２の比較手段が第２および第３のカウ
ンタ手段を含み・、該各カウンタ手段が前記第１の比較
手段によって発生される前記出力信号によって選択的に
作動され、これら第２および第６０カウンタ手段を前記
到来信号のデユーティサイクルおよび前記第１の比較手
段によって発生される前記出力信号のデユーティサイク
ルに比例する時間で循環させる特許請求の範囲第１項記
載の閑散発生器。 - （３） 前記第２のカウンタ手段が前記第１０カウン
タ手段によって発生される前記ディジタルパルスの前記
合計と０１１記所望の関数に関係する前記値とが等しく
なる前に前記第１の比較手段によって作動可能であり、
前記第３のカウンタ手段が前記第１のカウンタ手段によ
って発生されるＥｊＵ記デ・ｆジタルパルスの前記合計
と前記所望の関数に関係するｎ１ノ記値とが等しくなっ
た後で前記第１の比較手段によって作動ｉｊｆ能である
特Ｍ′Ｆｉ！ｌ１７求の範囲第２項記載の関数発生器。 - （４） 前記第２のカウンタ手段が前記到来信号にデ
ィジタルパルスが存在しないことに応答し、前記第３の
カウンタ手段が前記到来信号にディジタルパルスが存在
することに応答する特＃’ｆ Ｎ１’ｊ求の範囲第２項
８Ｃ載の関数発生器。 - （５） 前記第２およ？Ｊ第３のカウンタ手段の出力
と前記記憶手段の入力との間に挿入された第４のカウン
タ手段を含み、該第４のカウンタ手段が前記記憶手段に
含まれる前記到釆イシ号に関係するイ鴎起ついて１３間
的に循十〇１させられる特許請求の範囲第２項記載の関
数発生器。 - （６） 前記第４のカウンタ手段の出力を前記第１の
カウンタ手段によって発生される前記ディジタルパルス
と比較するだめの第６の比較手段を含み、ｎｒｔ記第４
のカウンタ手段が前記１１Ｊ来信号の所望の関数を表わ
す出力信号を発生する特許Ｈ＋Ｖ求の軛囲負）５項記載
の関数発生器。 - （７）到来信号の所望の平方根関数に関係する値を含む
記憶手段と、 一連のディジタルパルスを発生ずる第１のカウンタ手段
と、 該ディジタルパルスを前記所望の平方根関数に関係する
前記値と比較し、前記第１のカウンタ手段によって発生
される前記ディジタルパルスの合計と前記所望の平方根
関数に関係する前記値とが等しくなったときに出力信号
を発生ずる第１の比較手段と、 該第１の比較手段によって発生される該出力信号と前記
到来信号とを比較し、前記到来信号のデユーティサイク
ルおよび前記第１の比較手段によって発生される前記出
力信号のデユーティサイクルに比例する出力信号を発生
ずる第２の比較手段と、 該第２の比較手段の出力信号を前記第１のカウンタ手段
によって発生される前記ディジタルパルスと比較し、前
記到来信号の平方根を表わす出力信号を発生ずるための
第３の比較手段とを具備することを特徴とする到来信号
の平方根を求めるためのＦ！４数発生器。 - （８）到来信号の所望の平方根関数に関係する値を含む
記憶手段と、 一連のディジタルパルスを発生する第１のカウンタ手段
と、 該ディジタルパルスを前記所望の平方根関数に関係する
前記値と比較し、前記第１のカウンタ手段によって発生
される前記ディジタルパルスの合計と前記所望の平方根
関数に関係する前記値とが等しくなったときに出力信号
を発生ずる第１の比較手段と、 該第１の比較手段によって発生される該出力信号と前記
到来信号とを比較するとともに、第２および第３のカウ
ンタ手段を含み、該各カウンタ手段が前記第１の比較手
段によって発生される前記出力信号により選択的に作動
されてこれら第２および第３のカウンタ手段に前記到来
信号のデユーティサイクルおよび前記第１の比較手段に
よって発生される前記出力信号のデーニーティサイクル
に比例する出力信号を発生させる第２の比較手段と、 前記第２および第３のカウンタ手段によって発生される
前記出方信号と前記第１のカウンタ手段によって発生さ
れる前記ディジタルパルスとを比較し、前記到来信号の
平方根を表わす出方（１号を発生ずるための第３の比較
手段 とを具備することを特徴とする到来信号の平方根を求め
るための関数発生器。 - （９）前記第２および第３のカウンタ手段の出力と前記
記憶手段の入力との間に挿入された第４のカウンタ手段
を含み、該ｆｌｌ￥４のカウンタ手段が前記記憶手段に
含まれる前記到来信号に関係する値について時間的に循
環させられる特許請求の範囲第８項記載の関数発生器。 - （１０）到来信号の所望の平方根関数に関係する１１ｆ
ｉを含む記憶手段と、 一連のディジタルパルスを発生ずる第１のカウンタ手段
と、 該ディジタルパルスをｔｉｉＪ記所望の平方４Ｊ、！関
数に関係する前記値と比較し、前記第１のカウンタ手段
によって発生される前記ディジタルパルスの合ｄ１と前
記所望の平方根関数に関係する前記値とが等しくなった
ときにＩＪｊ力４１号を発生ずる第１の比較手段と、 該第１の比較手段によって発生される該出力信号と前記
到来信号とを比較するとともに、第２およびｔ１＼５の
カウンタ手段を含み、該第２のカウンタ手段がｔ３！Ｊ
記第１のカウンタ手段によって発生される前記ディジタ
ルパルスの前記台用と前記所望の平方根ＩＩ数に関係す
る前記値とが等しくなる前に前記第１の比較手段によっ
て作動可能であり、前記第３のカウンタ手段が前記第１
のカウンタ手段によって発生される前記ディジタルパル
スの前記合１ス１と前記所望の平方根関数に関係する前
記値とが等しくなった後で前記第１の比較手段によって
作動可能であり、ＦＩ’Ｊ記第２記譜２第３のカウンタ
手段が前記到来信号のデューティサ、イクルおよび前記
１１￥１の比較手段の１）ｔｌｌ出出力信号デユーティ
サイクルに比例する出力信号を発生ずる第２の比較手段
と、 前記第２および第３のカウンタ手段の出力と前記記憶手
段の入力との間に挿入された第４のカウンタ手段と、 該第４のカウンタ手段の出力と前記第１のカウンタ手段
によって発生される前記ディジタルパルスとを比較する
ための第５の比較手段とを具０１＃ Ｌ、 ］）η記憶４のカウンタ手段および前記記憶手段が前記
記憶手段に含まれる前記到来信号に関係する値について
時間的に循環され、前記第４のカウンタ手段が前記到来
信号の平方根を表わす出力信号を発生するように構成さ
れている到来（Ｅｆ号の平方＋Ｊｉ！を求めるための関
数発生器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US399154 | 1982-07-16 | ||
| US06/399,154 US4503549A (en) | 1982-07-16 | 1982-07-16 | Interpolating function generator for transmitter square root extraction |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5927347A true JPS5927347A (ja) | 1984-02-13 |
| JPH0376494B2 JPH0376494B2 (ja) | 1991-12-05 |
Family
ID=23578377
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58127065A Granted JPS5927347A (ja) | 1982-07-16 | 1983-07-14 | 到来信号の所望の関数を発生する関数発生器 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4503549A (ja) |
| EP (1) | EP0099738A3 (ja) |
| JP (1) | JPS5927347A (ja) |
| AU (1) | AU1624283A (ja) |
| CA (1) | CA1185702A (ja) |
| IN (1) | IN158819B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10746224B2 (en) | 2016-07-19 | 2020-08-18 | Oiles Corporation | Slide bearing |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60145735A (ja) * | 1984-01-09 | 1985-08-01 | Nec Corp | バツテリ−セ−ビング方式 |
| DE3479166D1 (en) * | 1984-11-02 | 1989-08-31 | Itt Ind Gmbh Deutsche | Digital circuit for the calculation of the modulus of a digital complex entity |
| US4713832A (en) * | 1986-04-11 | 1987-12-15 | Ampex Corporation | Programmable divider up/down counter with anti-aliasing feature and asynchronous read/write |
| US4757467A (en) * | 1986-05-15 | 1988-07-12 | Rca Licensing Corporation | Apparatus for estimating the square root of digital samples |
| JP2682189B2 (ja) * | 1990-03-12 | 1997-11-26 | 日本電気株式会社 | 表示制御回路 |
| JP3003467B2 (ja) * | 1993-08-02 | 2000-01-31 | 松下電器産業株式会社 | 演算装置 |
| US6026423A (en) * | 1996-03-29 | 2000-02-15 | Siemens Energy & Automation, Inc. | Fractional precision integer square root processor and method for use with electronic circuit breaker systems |
| US6163791A (en) * | 1998-02-02 | 2000-12-19 | International Business Machines Corporation | High accuracy estimates of elementary functions |
| KR101162259B1 (ko) * | 2010-12-03 | 2012-07-04 | 에스케이하이닉스 주식회사 | 반도체 집적회로 및 그의 구동 방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US3566095A (en) * | 1968-05-22 | 1971-02-23 | Sanders Associates Inc | Basic time interval integrator |
| US3621403A (en) * | 1969-03-28 | 1971-11-16 | Magnovox Co The | Digital frequency modulated sweep generator |
| FR2253923B1 (ja) * | 1973-12-07 | 1977-06-10 | Sopromi Soc Proc Modern Inject | |
| FR2390855A1 (fr) * | 1977-05-13 | 1978-12-08 | Automat Regul Appar Mesur Et | Generateur de tension electrique suivant une loi definie |
| DE2747406A1 (de) * | 1977-10-21 | 1979-04-26 | Siemens Ag | Elektronische maximummesseinrichtung |
| US4339657A (en) * | 1980-02-06 | 1982-07-13 | International Business Machines Corporation | Error logging for automatic apparatus |
| US4420814A (en) * | 1980-06-27 | 1983-12-13 | Nippon Air Brake Co., Ltd. | Wheel speed measuring circuit |
-
1982
- 1982-07-16 US US06/399,154 patent/US4503549A/en not_active Expired - Fee Related
-
1983
- 1983-06-24 AU AU16242/83A patent/AU1624283A/en not_active Abandoned
- 1983-07-13 IN IN861/CAL/83A patent/IN158819B/en unknown
- 1983-07-14 JP JP58127065A patent/JPS5927347A/ja active Granted
- 1983-07-15 CA CA000432549A patent/CA1185702A/en not_active Expired
- 1983-07-15 EP EP83304125A patent/EP0099738A3/en not_active Withdrawn
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10746224B2 (en) | 2016-07-19 | 2020-08-18 | Oiles Corporation | Slide bearing |
Also Published As
| Publication number | Publication date |
|---|---|
| AU1624283A (en) | 1984-01-19 |
| CA1185702A (en) | 1985-04-16 |
| IN158819B (ja) | 1987-01-31 |
| JPH0376494B2 (ja) | 1991-12-05 |
| EP0099738A2 (en) | 1984-02-01 |
| US4503549A (en) | 1985-03-05 |
| EP0099738A3 (en) | 1986-01-22 |
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