JPS5928099B2 - 時分割多重装置に対する同期装置 - Google Patents
時分割多重装置に対する同期装置Info
- Publication number
- JPS5928099B2 JPS5928099B2 JP56073615A JP7361581A JPS5928099B2 JP S5928099 B2 JPS5928099 B2 JP S5928099B2 JP 56073615 A JP56073615 A JP 56073615A JP 7361581 A JP7361581 A JP 7361581A JP S5928099 B2 JPS5928099 B2 JP S5928099B2
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- Japan
- Prior art keywords
- synchronization
- time division
- circuit
- output
- input side
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0635—Clock or time synchronisation in a network
- H04J3/0685—Clock or time synchronisation in a node; Intranode synchronisation
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0602—Systems characterised by the synchronising information used
- H04J3/0605—Special codes used as synchronising signal
- H04J3/0608—Detectors therefor, e.g. correlators, state machines
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Small-Scale Networks (AREA)
Description
【発明の詳細な説明】
本発明は、直並列変換装置として受信シフトレジスタを
有し該シフトレジスタの入力側へ時分割多重信号が加え
られるようにし、さらにフレーム識別語−識別回路およ
び同期回路を有する時分割多重装置に対する同期装置に
関する。
有し該シフトレジスタの入力側へ時分割多重信号が加え
られるようにし、さらにフレーム識別語−識別回路およ
び同期回路を有する時分割多重装置に対する同期装置に
関する。
高速時分割多重装置は、例えば５６５Ｍビット／秒の伝
送速度を有する。
送速度を有する。
この速度の場合は著しく高速のスイッチング論理回路を
用いる必要がある。それに応じて電流消費も高くなる。
ドイツ連邦共和国特許出願公報第２８１４０００には、
高速の電力消費の高い回路部分ができるだけ少なくされ
ている、同期装置を有するデマルチプレクサ装置が示さ
れている。しかしさらに高速な時分割多重装置に対して
は電力消費の高い論理回路部分が一層多くなり、十分高
速な複雑な論理スイッチング回路が実施できないかまた
は実施が困難である。
用いる必要がある。それに応じて電流消費も高くなる。
ドイツ連邦共和国特許出願公報第２８１４０００には、
高速の電力消費の高い回路部分ができるだけ少なくされ
ている、同期装置を有するデマルチプレクサ装置が示さ
れている。しかしさらに高速な時分割多重装置に対して
は電力消費の高い論理回路部分が一層多くなり、十分高
速な複雑な論理スイッチング回路が実施できないかまた
は実施が困難である。
それ故本発明の課題は、高速でかつ電力消費の高い論理
回路を有する回路部分ができるだけ少なくされている、
時分割多重装置に対する同期装置を提供することである
。
回路を有する回路部分ができるだけ少なくされている、
時分割多重装置に対する同期装置を提供することである
。
この課題は本発明により次のようにして解決されている
。
。
即ち４つの位相位置を有し、かつに・ｎビツトで１つの
フレーム識別語ないし同期語が形成されている場合、受
信シフトレジスタが４個のフリツプフロツプを有するよ
うにし、さらに、分周比４：１の制御可能な分周器を有
する配属装置を設け、前記分周器の出力側を４つのシフ
トレジスタのクロツク入力側と接続し、前記分周器のク
ロツク入力側に０Ｒゲートを前置接続し、該０Ｒゲート
の第１の入力側にぱ受信シフトレジスタと同様に受信ク
ロツクを供給し、０Ｒゲートの第２の入力側には同期回
路からの同期パルスを供給し、前記配属装置の第１〜第
４の入力側を各々該配属装置の第４〜第１の出力側に接
続し、この配属装置の出力側に、各々ｋ個のフリツプフ
ロツプを有する４つのシフトレジスタのデイジタル信号
入力側を接続し、４つのシフトレジスタのフリツプフロ
ツプの出力側にフレーム識別語−識別回路の入力側を接
続し、該フレーム識別語−識別回路の出力側を同期回路
と接続し、該同期回路は配属装置を介して、シフトレジ
スタへ読み込まれるビツトの位相位置を時分割多重信号
に対して変化するようにしたのである。この同期装置は
、受信シフトレジスタだけが最も高いクロツクパルス速
度で動作されるにすぎないという利点を有する。
フレーム識別語ないし同期語が形成されている場合、受
信シフトレジスタが４個のフリツプフロツプを有するよ
うにし、さらに、分周比４：１の制御可能な分周器を有
する配属装置を設け、前記分周器の出力側を４つのシフ
トレジスタのクロツク入力側と接続し、前記分周器のク
ロツク入力側に０Ｒゲートを前置接続し、該０Ｒゲート
の第１の入力側にぱ受信シフトレジスタと同様に受信ク
ロツクを供給し、０Ｒゲートの第２の入力側には同期回
路からの同期パルスを供給し、前記配属装置の第１〜第
４の入力側を各々該配属装置の第４〜第１の出力側に接
続し、この配属装置の出力側に、各々ｋ個のフリツプフ
ロツプを有する４つのシフトレジスタのデイジタル信号
入力側を接続し、４つのシフトレジスタのフリツプフロ
ツプの出力側にフレーム識別語−識別回路の入力側を接
続し、該フレーム識別語−識別回路の出力側を同期回路
と接続し、該同期回路は配属装置を介して、シフトレジ
スタへ読み込まれるビツトの位相位置を時分割多重信号
に対して変化するようにしたのである。この同期装置は
、受信シフトレジスタだけが最も高いクロツクパルス速
度で動作されるにすぎないという利点を有する。
受信シフトレジスタの個数は、フレーム識別語のビツト
の位相数に相応する。１つまたは２つのフリツプフロツ
プを除いて同期回路全体が、１／／１に低減されたクロ
ツクパルス周波数で動作する。
の位相数に相応する。１つまたは２つのフリツプフロツ
プを除いて同期回路全体が、１／／１に低減されたクロ
ツクパルス周波数で動作する。
配属装置は最小の回路費用しか必要としない。
時分割多重装置の同期は、各同期過程の場合にこの装置
のクロツクパルスの位相を１つの受信クロツクパルス分
だけシフトすることにより、達せられる。原理的には１
つの受信クロツクパルスを挿入または除去することもで
きる。しかし高い速度のため実際は除去だけが行なわれ
る。次に本発明の実施例につき図面を用いて説明する。
のクロツクパルスの位相を１つの受信クロツクパルス分
だけシフトすることにより、達せられる。原理的には１
つの受信クロツクパルスを挿入または除去することもで
きる。しかし高い速度のため実際は除去だけが行なわれ
る。次に本発明の実施例につき図面を用いて説明する。
第１図には４つのチヤネルを有する時分割多重装置に対
する同期装置が示されている。
する同期装置が示されている。
時分割多重信号ＺＳは入力側Ｅを介して線路端局装置Ｌ
Ｅに達する。線路端局装置ＬＥは、受信した時分割多重
信号ＺＳから受信クロツクパルスＴＥを再生する歩進同
期装置を有する。線路端局装置はさらに符号変換器も有
することができるが、これは本発明に対して重要ではな
い。線路端局装置において再生される受信クロツクパル
スＴＥおよびデジタル時分割多重信号ＺＳは、直並列変
換装置として動作する、４つのフリツプフロツプＫ１
〜Ｋ４を有する受信シフトレジスタＳＰＵへ導びかれる
。４つのフリツプフロツプＫ，〜Ｋ４の出力側は配属装
置ＺＯの４つの入力側ＥＺＩ〜ＥＺ４と接続されている
。
Ｅに達する。線路端局装置ＬＥは、受信した時分割多重
信号ＺＳから受信クロツクパルスＴＥを再生する歩進同
期装置を有する。線路端局装置はさらに符号変換器も有
することができるが、これは本発明に対して重要ではな
い。線路端局装置において再生される受信クロツクパル
スＴＥおよびデジタル時分割多重信号ＺＳは、直並列変
換装置として動作する、４つのフリツプフロツプＫ１
〜Ｋ４を有する受信シフトレジスタＳＰＵへ導びかれる
。４つのフリツプフロツプＫ，〜Ｋ４の出力側は配属装
置ＺＯの４つの入力側ＥＺＩ〜ＥＺ４と接続されている
。
そのため第１フリツプフロツプＫ１の出力側は入力側Ｅ
ＺＩと接続され、最後のフリツプフロツプＫ４の出力側
は入力側ＥＺ４と接続されている。受信クロツクパルス
ＴＥは、配属装置の入力側ＥＴへも導びかれる。配属装
置ＺＯの４つの出力側ＡＺＩ〜ＡＺ４は、それぞれ３つ
のフリツプフロツプを有する４つのシフトレジスタＳＲ
，〜ＳＲ，のデジタル信号入力側ＥＳ，〜ＥＳ４と、接
続されている。シフトレジスタＳＲ，〜ＳＲ４の出力側
ＡＳＩ〜ＡＳ４は、４つのチヤネルユニツトＫＥＩ〜Ｋ
Ｅ４の入力側へ導びかれている。この４つのチヤネルユ
ニツトの出力側は、ＡＫ，〜ＡＫ４で示されている。シ
フトレジスタＳＲ，〜ＳＲ４のフリツプフロツプの出力
側は、フレーム識別語−識別回路圧へ導びかれる。この
出力側は、フレーム識別語に応じて、シフトレジスタの
フリツプフロツプの非反転出力側または反転出力側とす
ることができる。フレーム識別語一識別回路花はゲート
回路、簡単な場合はＡＮＤ−ゲートまたは０Ｒ−ゲート
、を有する。フレーム識別語−識別回路の出力側は、同
期回路ＳＹＮの入力側へ導びかれている。同期回路の第
１出力側はクロツクパルス供給装置ＴＶの第１人力側と
接続されている。同期回路の第２出力側は、配属装置Ｚ
Ｏの同期入力側ＥＳと接続されている。配属装置のクロ
ツクパルス出力側ＡＴは、シフトレジスタＳＲ，〜ＳＲ
４の４つのクロツクパルス入力側およびテヤネルユニツ
トＫＥＩ〜ＫＥ４のクロツクパルス入力側と接続されて
いる。クロツクパルス供給装置からは複数個の動作クロ
ツクパルスが、例えば線路端局装置またはテヤネルユニ
ツトに対して導びかれる。−のことは矢印で示されてい
る。第２図に示されている配属装置ＺＯは、１／４分周
器ＦＴ，として接続されている２つのフリツプフロツプ
Ｋ２ｌ〜Ｋ２２を有する。
ＺＩと接続され、最後のフリツプフロツプＫ４の出力側
は入力側ＥＺ４と接続されている。受信クロツクパルス
ＴＥは、配属装置の入力側ＥＴへも導びかれる。配属装
置ＺＯの４つの出力側ＡＺＩ〜ＡＺ４は、それぞれ３つ
のフリツプフロツプを有する４つのシフトレジスタＳＲ
，〜ＳＲ，のデジタル信号入力側ＥＳ，〜ＥＳ４と、接
続されている。シフトレジスタＳＲ，〜ＳＲ４の出力側
ＡＳＩ〜ＡＳ４は、４つのチヤネルユニツトＫＥＩ〜Ｋ
Ｅ４の入力側へ導びかれている。この４つのチヤネルユ
ニツトの出力側は、ＡＫ，〜ＡＫ４で示されている。シ
フトレジスタＳＲ，〜ＳＲ４のフリツプフロツプの出力
側は、フレーム識別語−識別回路圧へ導びかれる。この
出力側は、フレーム識別語に応じて、シフトレジスタの
フリツプフロツプの非反転出力側または反転出力側とす
ることができる。フレーム識別語一識別回路花はゲート
回路、簡単な場合はＡＮＤ−ゲートまたは０Ｒ−ゲート
、を有する。フレーム識別語−識別回路の出力側は、同
期回路ＳＹＮの入力側へ導びかれている。同期回路の第
１出力側はクロツクパルス供給装置ＴＶの第１人力側と
接続されている。同期回路の第２出力側は、配属装置Ｚ
Ｏの同期入力側ＥＳと接続されている。配属装置のクロ
ツクパルス出力側ＡＴは、シフトレジスタＳＲ，〜ＳＲ
４の４つのクロツクパルス入力側およびテヤネルユニツ
トＫＥＩ〜ＫＥ４のクロツクパルス入力側と接続されて
いる。クロツクパルス供給装置からは複数個の動作クロ
ツクパルスが、例えば線路端局装置またはテヤネルユニ
ツトに対して導びかれる。−のことは矢印で示されてい
る。第２図に示されている配属装置ＺＯは、１／４分周
器ＦＴ，として接続されている２つのフリツプフロツプ
Ｋ２ｌ〜Ｋ２２を有する。
第１フリツプフロツプＫ２ｌに、受信クロツクパルスが
、０Ｒ−ゲ−ト０Ｄの第１入力側ＥＴを介して導びかれ
る。０Ｒ−ゲートの第２入力側は同期入力側ＥＳに相応
する。
、０Ｒ−ゲ−ト０Ｄの第１入力側ＥＴを介して導びかれ
る。０Ｒ−ゲートの第２入力側は同期入力側ＥＳに相応
する。
第２フリツプフロツプ２２の出力側はクロツクパルス出
力側ＡＴに相応する。４つの入力側ＥＺ，〜ＥＺ４は、
それぞれ出力側ＡＺ４〜ＡＺ，と接続されている。
力側ＡＴに相応する。４つの入力側ＥＺ，〜ＥＺ４は、
それぞれ出力側ＡＺ４〜ＡＺ，と接続されている。
番号付けの周期的な又換（４が１に、３が２に等）によ
り、受信ビツトの番号付けの時間的に正しい配属が得ら
れる。配属装置の出力側ＡＺＩに、最初に受信されたビ
ツトが現われる。次に同期装置の作用を、パルスダイヤ
グラム（第３図）を用いて説明する。
り、受信ビツトの番号付けの時間的に正しい配属が得ら
れる。配属装置の出力側ＡＺＩに、最初に受信されたビ
ツトが現われる。次に同期装置の作用を、パルスダイヤ
グラム（第３図）を用いて説明する。
時分割多重信号ＺＳが高速受信クロツクパルスＴＥによ
り、シフトレジスタＳＰＵへ記憶される。この時分割多
重信号ＺＳには、フレーム識別語の所定のビツト組み合
わせが含まれている。各４つの受信クロツクパルスの後
にこのクロツクパルスの４倍の長さのクロツクパルスＴ
ＡによりシフトレジスタＳＰＵのフリツプフロツプＫ４
〜Ｋｌ の出力側に現われるビツトが、４つのシフトレ
ジスタＳＲＩ〜ＳＲ４の各第１フリツプフロツプへ入力
される。さらに各４つのクロツクパルスＴＥの後にこの
過程が繰り返される。フレーム識別語が正しい位相位置
において受信されると、このフレーム識別語の最初の４
ビツトが、シフトレジスタＳＲＩ〜ＳＲ４の出力側に現
われる。フレーム識別語の第２の４ビツトはシフトレジ
スタの第２フリツプフロツプの出力側に現われる。さら
にこの実施例における１２ビツト（ｋ＝３）から成るフ
レーム識別語の最後の４ビツトは、シフトレジスタの第
１フリツプフロツプの出力側に現われる。フレーム識別
語が１つ加わるとフレーム識別語−識別回路爪は１つの
パルスを送出する。このパルスは同期装置に対して、“
位相正常゛を信号化したものである。このフレーム識別
語が多重信号の１または複数フレーム周期の持続時間に
わたり現われないと、同期過程が開始される。同期回路
ＳＹＮは時点ｔｌにおいて、受信クロツクパルスＴＥの
１周期の持続時間を有する同期パルスＳＩを送出する。
この同期パルスは、０Ｒ−ゲート０Ｄの入力側ＥＳへ導
びかれて、この０Ｒ−ゲートの出力側を論理値１に保持
し一このクロツクパルスはＴＦ！で示されている一これ
により受信クロツクパルスＴＥの１つのパルスを作動さ
せないようにする。配属装置の出力側ＡＴに送出された
クロツクパルスＴＡは、それに応じて、受信クロツクパ
ルスＴＥの１周期だけずらされる（Ｔ２）。そのためこ
の受信クロツクパルスＴＥの１パルス分だけずらされた
時分割多重信号のビツトが、シフトレジスタＳＲＩ〜Ｓ
Ｒ４へ加えられて、正しい位相位置が検査される。遅く
とも３回の同期過程の後に正しい位相位置に達せられ同
期過程が終了する。同期時間の合計は、保持時間と捕捉
時間と検査時間とから形成される。この実施例の場合保
持時間は、時分割多重信号ＺＳの４フレーム周期にされ
ている。この４周期内にフレーム識別語が受信されない
と、本来の同期過程が開始される。同期の行なわれるま
での捕捉時間は、最適の高速同期の場合と比較して、最
大３フレーム周期だけ伸長される。この場合、時分割多
重装置が時分割多重信号ＺＳの障害のために位相がずれ
るような不利な場合が前提とされている。次にフレーム
識別語が’４つの可能な位相位置において検知される。
次に、フレーム識別語を正しい状態で２回受信するため
の２フレーム周期の所謂検査時間が設けられる。合計の
同期時間は、最適の高速同期装置と比較して、最大３フ
レーム周期だけ伸長される；このことは約４０％に相応
する。
り、シフトレジスタＳＰＵへ記憶される。この時分割多
重信号ＺＳには、フレーム識別語の所定のビツト組み合
わせが含まれている。各４つの受信クロツクパルスの後
にこのクロツクパルスの４倍の長さのクロツクパルスＴ
ＡによりシフトレジスタＳＰＵのフリツプフロツプＫ４
〜Ｋｌ の出力側に現われるビツトが、４つのシフトレ
ジスタＳＲＩ〜ＳＲ４の各第１フリツプフロツプへ入力
される。さらに各４つのクロツクパルスＴＥの後にこの
過程が繰り返される。フレーム識別語が正しい位相位置
において受信されると、このフレーム識別語の最初の４
ビツトが、シフトレジスタＳＲＩ〜ＳＲ４の出力側に現
われる。フレーム識別語の第２の４ビツトはシフトレジ
スタの第２フリツプフロツプの出力側に現われる。さら
にこの実施例における１２ビツト（ｋ＝３）から成るフ
レーム識別語の最後の４ビツトは、シフトレジスタの第
１フリツプフロツプの出力側に現われる。フレーム識別
語が１つ加わるとフレーム識別語−識別回路爪は１つの
パルスを送出する。このパルスは同期装置に対して、“
位相正常゛を信号化したものである。このフレーム識別
語が多重信号の１または複数フレーム周期の持続時間に
わたり現われないと、同期過程が開始される。同期回路
ＳＹＮは時点ｔｌにおいて、受信クロツクパルスＴＥの
１周期の持続時間を有する同期パルスＳＩを送出する。
この同期パルスは、０Ｒ−ゲート０Ｄの入力側ＥＳへ導
びかれて、この０Ｒ−ゲートの出力側を論理値１に保持
し一このクロツクパルスはＴＦ！で示されている一これ
により受信クロツクパルスＴＥの１つのパルスを作動さ
せないようにする。配属装置の出力側ＡＴに送出された
クロツクパルスＴＡは、それに応じて、受信クロツクパ
ルスＴＥの１周期だけずらされる（Ｔ２）。そのためこ
の受信クロツクパルスＴＥの１パルス分だけずらされた
時分割多重信号のビツトが、シフトレジスタＳＲＩ〜Ｓ
Ｒ４へ加えられて、正しい位相位置が検査される。遅く
とも３回の同期過程の後に正しい位相位置に達せられ同
期過程が終了する。同期時間の合計は、保持時間と捕捉
時間と検査時間とから形成される。この実施例の場合保
持時間は、時分割多重信号ＺＳの４フレーム周期にされ
ている。この４周期内にフレーム識別語が受信されない
と、本来の同期過程が開始される。同期の行なわれるま
での捕捉時間は、最適の高速同期の場合と比較して、最
大３フレーム周期だけ伸長される。この場合、時分割多
重装置が時分割多重信号ＺＳの障害のために位相がずれ
るような不利な場合が前提とされている。次にフレーム
識別語が’４つの可能な位相位置において検知される。
次に、フレーム識別語を正しい状態で２回受信するため
の２フレーム周期の所謂検査時間が設けられる。合計の
同期時間は、最適の高速同期装置と比較して、最大３フ
レーム周期だけ伸長される；このことは約４０％に相応
する。
しかし全体の同期時間は、４つの付帯装置ＫＥＩ〜ＫＥ
４の１つの保持時間を下まわる。
４の１つの保持時間を下まわる。
第１図は同期装置の構成図、第２図は配属装置の実施例
、第３図は同期装置のパルスダイヤグラムを示す。 ＳＰＵ・・・受信シフトレジスタ、ＺＳ・・・時分割多
重信号、ＴＥ・・・受信クロツクパルス、Ｋ，〜Ｋ。
、第３図は同期装置のパルスダイヤグラムを示す。 ＳＰＵ・・・受信シフトレジスタ、ＺＳ・・・時分割多
重信号、ＴＥ・・・受信クロツクパルス、Ｋ，〜Ｋ。
Claims (1)
- １ 直並列変換装置として受信シフトレジスタを有し該
シフトレジスタの入力側には時分割多重信号が加えられ
るようにし、さらにフレーム識別語−識別回路および同
期回路を有する時分割多重装置に対する同期装置におい
て、４つの位相位置を有し、かつｋ・４ビットで１つの
フレーム識別語ないし同期語が形成されている場合、受
信シフトレジスタＳＰＵが４個のフリップフロップＫ＿
１〜Ｋ＿４を有し、さらに、分周比４：１の制御可能な
分周器ＦＴ＿１を有する配属装置ＺＯを設け、前記分周
器の出力側ＡＴを４つのシフトレジスタＳＲ＿１〜ＳＲ
＿４のクロック入力側と接続し、前記分周器のクロック
入力側にＯＲゲートＯＤを前置接続し、該ＯＲゲートＯ
Ｄの第１の入力側には受信シフトレジスタＳＰＵと同様
に受信クロックＴＥを供給し、ＯＲゲートＯＤの第２の
入力側には同期回路ＳＹＮからの同期パルスＳＩを供給
し、前記配属装置ＺＯの第１〜第４の入力側ＥＺ＿１〜
ＥＺ＿４を該配属装置の第４〜第１の出力側ＡＺ＿４〜
ＡＺ＿１にそれぞれ接続し、該配属装置ＺＯの出力側Ａ
Ｚ＿１〜ＡＺ＿４に、各々に個のフリップフロップを有
する４つのシフトレジスタＳＲ＿１〜ＳＲ＿４のディジ
タル信号入力側ＥＳ＿１〜ＥＳ＿４を接続し、該４つの
シストレジスタＳＲ＿１〜ＳＲ＿４のフリップフロップ
の出力側にフレーム識別語−識別回路ＲＷＥの入力側を
接続し、該フレーム識別語−識別回路ＲＷＥの出力側を
同期回路ＳＹＮと接続し、該同期回路は配属装置ＺＯを
介して、シフトレジスタＳＲ＿１・・・ＳＲ＿ｎへ読み
込まれるビットの位相位置を時分割多重信号ＺＳに対し
て変化するようにしたことを特徴とする時分割多重装置
に対する同期装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE30190784 | 1980-05-19 | ||
| DE3019078A DE3019078C2 (de) | 1980-05-19 | 1980-05-19 | Synchronisiereinrichtung für ein Zeitmultiplexsystem |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5718144A JPS5718144A (en) | 1982-01-29 |
| JPS5928099B2 true JPS5928099B2 (ja) | 1984-07-10 |
Family
ID=6102774
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56073615A Expired JPS5928099B2 (ja) | 1980-05-19 | 1981-05-18 | 時分割多重装置に対する同期装置 |
| JP58235256A Pending JPS59131236A (ja) | 1980-05-19 | 1983-12-15 | 時分割多重装置に対する同期装置 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58235256A Pending JPS59131236A (ja) | 1980-05-19 | 1983-12-15 | 時分割多重装置に対する同期装置 |
Country Status (9)
| Country | Link |
|---|---|
| US (1) | US4402080A (ja) |
| EP (1) | EP0040351B1 (ja) |
| JP (2) | JPS5928099B2 (ja) |
| AR (1) | AR229679A1 (ja) |
| AT (1) | ATE4524T1 (ja) |
| AU (1) | AU524804B2 (ja) |
| BR (1) | BR8103082A (ja) |
| DE (1) | DE3019078C2 (ja) |
| NO (1) | NO152478C (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3144801A1 (de) * | 1981-11-11 | 1983-06-09 | AEG-Telefunken Nachrichtentechnik GmbH, 7150 Backnang | Digitaler breitbanddemultiplexer |
| JPS58221537A (ja) * | 1982-06-17 | 1983-12-23 | Fujitsu Ltd | フレ−ム同期確立方式 |
| DE3230027A1 (de) * | 1982-08-12 | 1984-02-16 | Siemens Ag | Synchronisieranordnung |
| DE3230064A1 (de) * | 1982-08-12 | 1984-02-16 | Siemens AG, 1000 Berlin und 8000 München | Anordnung zum synchronen demultiplexen eines zeitmultiplexsignals |
| JPS5980034A (ja) * | 1982-10-29 | 1984-05-09 | Fujitsu Ltd | フレ−ム同期方式 |
| FR2538647B1 (fr) * | 1982-12-28 | 1990-01-12 | Billy Jean Claude | Circuit de demultiplexage d'un signal numerique en trames et a haut debit |
| JPS59135946A (ja) * | 1983-01-25 | 1984-08-04 | Nec Corp | デイジタル同期多重変換方式 |
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