JPS5928726A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS5928726A JPS5928726A JP57138581A JP13858182A JPS5928726A JP S5928726 A JPS5928726 A JP S5928726A JP 57138581 A JP57138581 A JP 57138581A JP 13858182 A JP13858182 A JP 13858182A JP S5928726 A JPS5928726 A JP S5928726A
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- semiconductor switch
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/001—Arrangements for reducing power consumption in bipolar transistor circuits
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- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は半導体集積回路に係り、１時にλ、ＩＯ８＋・
ランジスタとバイポーラトランジスタが同一半導体基板
上に形成されるいわゆる１３ｉ １ＶＩ０８ Ｉ、Ｓ
Ｔに好適な半導体集積回路に関する。 第１図はＣへ・ＩＱｓ技術による従来半導体集積回路の
一１列である出力バッファ回路である。 図において、１１．１２．１５．１７．１８．５０け■
〕ムＩＯ８＋−ランジスタ、 １３．１４．１６．１
９゜２０．６０はＮＮＩＯ３トランジスタであり、Ｎ１
ｏｓトランジスタ１１，１２，１３．１４で２人力ＮＡ
ＮＤゲート、Ｍｏ８）ランジスタ１５．１６でインバー
タ、トランジ、Ｍ’１７，１８，１９，２０ Ｔ２２入
力ＮＯＲゲート、ＭＯＳトランジスタ５０．６０でプッ
シュプルのドライバヶ構成している。 この回路の論理動作は第４図（Ａ）に示すようになる。 すなわち、信号Ｙ、′ｆｆ１−ライステート制御信号、
信号Ｙ、 ＋−人力信号、出力信号をＺとする非反転の
出力バッファ回路として動作する。この回路ではトラン
ジスタ５０．６０がｈｌＯ８１ランジスタで構成されて
いるため、本質的に１［負荷の駆動には不向きであ乙。 すなわち、負荷の駆動能力を高めるにはそれに見合って
トランジスタ５０゜６０のサイズを太きく設計しなけ）
１．ばならｌ１７″まため、実用上受入れ難いものにな
ってしまう欠臓がある。 このため、第２図に示すように、駆動段奮ｃム１゜Ｓ回
路で構成し、出力プッシュプル回路をバイポーラトラン
ジスタで構成することにより、０Ｍ０８回路の高入力イ
ンピーダンスとバイポーラトランジスタの高駆動能力（
ｒ兼ね備えた出力バソフ−７回路が提案さｎている。 第２図において、３１．３２．３５．３７．３８１″ｉ
ＰＭＯ８）ランジスタ、３３，３４，３６，３９．４０
はＮＭｏ８ ）ランジスタ、７０は抵抗、８’０，９（
ｌけＮ Ｐ Ｎバイポーラトランジスタであり、ム＋０
Ｓトランジスタ３１，３２，３３．３４で２人力ＮＯ几
ゲート、Ｍｏ８）ランジスタ３５，３（ｉでインバータ
、Ｍｏ８ ）ランジスタ３７，３８，３９．４０で２入
力ＮＯＲ，ゲート、Ｎ１）Ｎバイポーラトランジスタ８
０．９０でプッシュプルドライバを構成し２ている。 この回路の論理動作ｉｊ′＠ ４ ［＋ （Ｂ）に示す
ようになる。すなわち、信号Ｙ、ｅ）ライステート制餌
１信号、信号Ｙ２ｆｆ入力信入力出カイａ号全Ｚとする
反転型の出力バッファ回路として！ｌｌｂ作する。この
回ｂ１６では出力ブツゾユブル回路ケバイボーラトラン
ジスタで構成したため、負荷の駆囮１能力舌・晶めるこ
とができるが、プッシュプル回路の駆動段が２人力Ｎ
Ｏｎ、ゲートとインバータｆｆ組合せた論刊！ゲート単
位の駆動回路になっているため、駆動回路のトランジス
タ数が多くなる欠点の他にＮ Ｉ） Ｎバイポーラトラ
ンジスタ８０．９０のベースに印加すれる駆！＆ＩＩ
１言号Ｉｔ、 ’、 Ｂ、のスギコー−により、ＮＰＮ
バイポーラトランジスタ８０からトランジスタ９０に流
れる貫通１ｂ：流が大きくなり、電源ラインや接地ライ
ンに不要な雑音を発生すると共に出力バッファ回路の遅
延時間も大きくなる欠点がある。 第３図は第２図の出力バッファ回路において、トラ・ｆ
ステート制御信号Ｙ１ が低レベルのときの動作タイム
チャートラ示している。 図に示すようにプルアップトランジスタ８ｏのペース和
１位Ｂ、は入力信号Ｙ、からＮ１０ Ｓ ｒランラスタ
３１，３２，３３．３４からなるＭ ＯＩｔアゲート段
のデイレイケ経て確立する。甘だ、ディフチャージトラ
ンジスタ９０のベース１１イ１位１１． ｔｅ１人力信
号Ｙ、からＭＯＳトランジスタ３５．３６ からなる
インバータとＭｏ５ｔ・ランジスタ３７，３８３９．４
０からなるＮ ＯＲゲートの２段のディレィ全経て確立
する。したがって、８ｒ、３図で時間ｔ。 の期間はペース電位ｎ、 、 ｎ、が共に高レベルに
なり、ＮＰＮバイポーラトランジスタ８０からトランジ
スタ９０に向って貫通’ｆＪｉ流が流扛る。才た、時間
鳴の期間はベース電位Ｂ、、１１．が共に低レベルにな
り、ＮＰＮバイポーラトランジスタ８０９０が共にオフ
のトライステート状態になつ−Ｃしまう。したがって、
入カイｇ号Ｙ２の立下りに対して出力信号Ｚの立上りは
ｔｄ＋と遅くなり、入力１５１号Ｙ、の立上りに対して
出力信相の立下りｆＪ’、 ｌ （１６ど遅くなる。 本発明の目的−半２．＃？：体集撰集積回路いて、出力
部のバイポーラトランジスタを流れる貫通電流を低減し
５、高速に動作しイ４４る坐導体果１−（回路を提供す
ることにある。 本発明の他の目的目より少ないトランジスタ数で（Ｉ’
ｆ成できる半四体集留回路ｆｌｕ供することにある。 本発明にｊ」−記した従来の半導体集積回路の欠点台除
去するためになさｎたものであり、従来の論１！１１ゲ
ートをペースにした駆動回路に代って導１１を型が相補
の関係にある２ ｆｉｎ類のスイッチの組合せ回路によ
り、簡ＱＳ−な回路でスキューのない駆動回路を実現し
７、これにより、出力プッシュプルトランジスタの＋’
を通１［ｒ１流を（バ、誠すると共に高速動作全実状し
たものである。 以下、本発明全図面に基き、詳祁１に口；ｌ明する。 第５図ｄ本発明による半導体集積口ｈ’？５の原理を示
す（１ｑ成図である。 第５図に於いて、８０はコレクタが４１７源端子Ｖｃｃ
に、エミッタが出力端子Ｚに接続される第１のＮＰＮバ
イポーラトランジスタ（Ｊ’Ｊ、 Ｔ ノ１’に第１の
ＮＰＮと称す）、９０けコレクタが出力ＯｊＡ！子Ｚに
、エミッタが例えば接地電位にある固定’ｉ１１’ （
ｉ日１１．１子ＧＮ Ｄに接続さ扛る第２のＮ Ｐ Ｎ
パ・イボーラ１ランジスタ（以下中に第２のＮＰＮと称
す風 １０１は一方の主端子が電源端子ＶＣＣに、制征
ｊ＃、１子が第１の入力端子￥１ に接続される第］導
市ノ（すの第１の半導体スイッチ、］０２け、一方の主
’）：Ｍ子が第１の半導体スイッチ１０１の他方の主Ｖ
：ｌ、！子に、他方の主グＡｆ子が第２のＮ Ｐ Ｎ
９ （＋のペース１１２＆（、制菌端子が第２の入力端
子￥２に接鼾充さｇ、３．εｆＬ２導’ｔｉｔ、型の第
２の半導体スイッチ１ （１３ｉｒ：ｌ、一方の主端子
が第２のＮＰＮ９０のベース丁）２に、ｆｌｌ；方の端
子が固定１にイ）ｌ端子ＧＮＤに、１（１１障１１端子
が第２の入力端子￥２に接続される第１導電）１すの第
３の半導体スイッチ、】０４け、一方の主Ｑ’ｔ：４子
が第１の半導体スイッチ】０１の他方の主端子に、能力
の主端子が第１のＮＰＮ８０のペース１３．に、側位１
１端子が第２の入力端子Ｙ、に接続される第１２．り市
、型の第４の半導体スイッチ １ （＋ ５ ｆ−ｊ：
、一方の主端子が第１のＮ１’Ｎ８０のペースＢ１に、
他方の主端子が固定電位グＡ１子Ｇ Ｎ Ｄに、制（３
）１端子が第２の入力端子Ｙ、に接に′芹、される第２
唐ｉ１ｊ型の第５の半導体スイッチ、７０は第１のＮ
Ｉ’ Ｈのコレクタと電源端子ＶＣＣとの間に設けらｌ
する４１（抗である。 図において、第１２％［型の半導体スイッチ１０１゜１
０３．１（Ｔ４は入力帽子’）’、、Ｙ２に印加される
入力信号が低レベルのときＯＮになり、第２尋電２（す
の半導体スイッチ、１０２，１０５ｉ１人ブ月８号が高
レベルのときオンになる。 以上のような構成による本発明に、
ランジスタとバイポーラトランジスタが同一半導体基板
上に形成されるいわゆる１３ｉ １ＶＩ０８ Ｉ、Ｓ
Ｔに好適な半導体集積回路に関する。 第１図はＣへ・ＩＱｓ技術による従来半導体集積回路の
一１列である出力バッファ回路である。 図において、１１．１２．１５．１７．１８．５０け■
〕ムＩＯ８＋−ランジスタ、 １３．１４．１６．１
９゜２０．６０はＮＮＩＯ３トランジスタであり、Ｎ１
ｏｓトランジスタ１１，１２，１３．１４で２人力ＮＡ
ＮＤゲート、Ｍｏ８）ランジスタ１５．１６でインバー
タ、トランジ、Ｍ’１７，１８，１９，２０ Ｔ２２入
力ＮＯＲゲート、ＭＯＳトランジスタ５０．６０でプッ
シュプルのドライバヶ構成している。 この回路の論理動作は第４図（Ａ）に示すようになる。 すなわち、信号Ｙ、′ｆｆ１−ライステート制御信号、
信号Ｙ、 ＋−人力信号、出力信号をＺとする非反転の
出力バッファ回路として動作する。この回路ではトラン
ジスタ５０．６０がｈｌＯ８１ランジスタで構成されて
いるため、本質的に１［負荷の駆動には不向きであ乙。 すなわち、負荷の駆動能力を高めるにはそれに見合って
トランジスタ５０゜６０のサイズを太きく設計しなけ）
１．ばならｌ１７″まため、実用上受入れ難いものにな
ってしまう欠臓がある。 このため、第２図に示すように、駆動段奮ｃム１゜Ｓ回
路で構成し、出力プッシュプル回路をバイポーラトラン
ジスタで構成することにより、０Ｍ０８回路の高入力イ
ンピーダンスとバイポーラトランジスタの高駆動能力（
ｒ兼ね備えた出力バソフ−７回路が提案さｎている。 第２図において、３１．３２．３５．３７．３８１″ｉ
ＰＭＯ８）ランジスタ、３３，３４，３６，３９．４０
はＮＭｏ８ ）ランジスタ、７０は抵抗、８’０，９（
ｌけＮ Ｐ Ｎバイポーラトランジスタであり、ム＋０
Ｓトランジスタ３１，３２，３３．３４で２人力ＮＯ几
ゲート、Ｍｏ８）ランジスタ３５，３（ｉでインバータ
、Ｍｏ８ ）ランジスタ３７，３８，３９．４０で２入
力ＮＯＲ，ゲート、Ｎ１）Ｎバイポーラトランジスタ８
０．９０でプッシュプルドライバを構成し２ている。 この回路の論理動作ｉｊ′＠ ４ ［＋ （Ｂ）に示す
ようになる。すなわち、信号Ｙ、ｅ）ライステート制餌
１信号、信号Ｙ２ｆｆ入力信入力出カイａ号全Ｚとする
反転型の出力バッファ回路として！ｌｌｂ作する。この
回ｂ１６では出力ブツゾユブル回路ケバイボーラトラン
ジスタで構成したため、負荷の駆囮１能力舌・晶めるこ
とができるが、プッシュプル回路の駆動段が２人力Ｎ
Ｏｎ、ゲートとインバータｆｆ組合せた論刊！ゲート単
位の駆動回路になっているため、駆動回路のトランジス
タ数が多くなる欠点の他にＮ Ｉ） Ｎバイポーラトラ
ンジスタ８０．９０のベースに印加すれる駆！＆ＩＩ
１言号Ｉｔ、 ’、 Ｂ、のスギコー−により、ＮＰＮ
バイポーラトランジスタ８０からトランジスタ９０に流
れる貫通１ｂ：流が大きくなり、電源ラインや接地ライ
ンに不要な雑音を発生すると共に出力バッファ回路の遅
延時間も大きくなる欠点がある。 第３図は第２図の出力バッファ回路において、トラ・ｆ
ステート制御信号Ｙ１ が低レベルのときの動作タイム
チャートラ示している。 図に示すようにプルアップトランジスタ８ｏのペース和
１位Ｂ、は入力信号Ｙ、からＮ１０ Ｓ ｒランラスタ
３１，３２，３３．３４からなるＭ ＯＩｔアゲート段
のデイレイケ経て確立する。甘だ、ディフチャージトラ
ンジスタ９０のベース１１イ１位１１． ｔｅ１人力信
号Ｙ、からＭＯＳトランジスタ３５．３６ からなる
インバータとＭｏ５ｔ・ランジスタ３７，３８３９．４
０からなるＮ ＯＲゲートの２段のディレィ全経て確立
する。したがって、８ｒ、３図で時間ｔ。 の期間はペース電位ｎ、 、 ｎ、が共に高レベルに
なり、ＮＰＮバイポーラトランジスタ８０からトランジ
スタ９０に向って貫通’ｆＪｉ流が流扛る。才た、時間
鳴の期間はベース電位Ｂ、、１１．が共に低レベルにな
り、ＮＰＮバイポーラトランジスタ８０９０が共にオフ
のトライステート状態になつ−Ｃしまう。したがって、
入カイｇ号Ｙ２の立下りに対して出力信号Ｚの立上りは
ｔｄ＋と遅くなり、入力１５１号Ｙ、の立上りに対して
出力信相の立下りｆＪ’、 ｌ （１６ど遅くなる。 本発明の目的−半２．＃？：体集撰集積回路いて、出力
部のバイポーラトランジスタを流れる貫通電流を低減し
５、高速に動作しイ４４る坐導体果１−（回路を提供す
ることにある。 本発明の他の目的目より少ないトランジスタ数で（Ｉ’
ｆ成できる半四体集留回路ｆｌｕ供することにある。 本発明にｊ」−記した従来の半導体集積回路の欠点台除
去するためになさｎたものであり、従来の論１！１１ゲ
ートをペースにした駆動回路に代って導１１を型が相補
の関係にある２ ｆｉｎ類のスイッチの組合せ回路によ
り、簡ＱＳ−な回路でスキューのない駆動回路を実現し
７、これにより、出力プッシュプルトランジスタの＋’
を通１［ｒ１流を（バ、誠すると共に高速動作全実状し
たものである。 以下、本発明全図面に基き、詳祁１に口；ｌ明する。 第５図ｄ本発明による半導体集積口ｈ’？５の原理を示
す（１ｑ成図である。 第５図に於いて、８０はコレクタが４１７源端子Ｖｃｃ
に、エミッタが出力端子Ｚに接続される第１のＮＰＮバ
イポーラトランジスタ（Ｊ’Ｊ、 Ｔ ノ１’に第１の
ＮＰＮと称す）、９０けコレクタが出力ＯｊＡ！子Ｚに
、エミッタが例えば接地電位にある固定’ｉ１１’ （
ｉ日１１．１子ＧＮ Ｄに接続さ扛る第２のＮ Ｐ Ｎ
パ・イボーラ１ランジスタ（以下中に第２のＮＰＮと称
す風 １０１は一方の主端子が電源端子ＶＣＣに、制征
ｊ＃、１子が第１の入力端子￥１ に接続される第］導
市ノ（すの第１の半導体スイッチ、］０２け、一方の主
’）：Ｍ子が第１の半導体スイッチ１０１の他方の主Ｖ
：ｌ、！子に、他方の主グＡｆ子が第２のＮ Ｐ Ｎ
９ （＋のペース１１２＆（、制菌端子が第２の入力端
子￥２に接鼾充さｇ、３．εｆＬ２導’ｔｉｔ、型の第
２の半導体スイッチ１ （１３ｉｒ：ｌ、一方の主端子
が第２のＮＰＮ９０のベース丁）２に、ｆｌｌ；方の端
子が固定１にイ）ｌ端子ＧＮＤに、１（１１障１１端子
が第２の入力端子￥２に接続される第１導電）１すの第
３の半導体スイッチ、】０４け、一方の主Ｑ’ｔ：４子
が第１の半導体スイッチ】０１の他方の主端子に、能力
の主端子が第１のＮＰＮ８０のペース１３．に、側位１
１端子が第２の入力端子Ｙ、に接続される第１２．り市
、型の第４の半導体スイッチ １ （＋ ５ ｆ−ｊ：
、一方の主端子が第１のＮ１’Ｎ８０のペースＢ１に、
他方の主端子が固定電位グＡ１子Ｇ Ｎ Ｄに、制（３
）１端子が第２の入力端子Ｙ、に接に′芹、される第２
唐ｉ１ｊ型の第５の半導体スイッチ、７０は第１のＮ
Ｉ’ Ｈのコレクタと電源端子ＶＣＣとの間に設けらｌ
する４１（抗である。 図において、第１２％［型の半導体スイッチ１０１゜１
０３．１（Ｔ４は入力帽子’）’、、Ｙ２に印加される
入力信号が低レベルのときＯＮになり、第２尋電２（す
の半導体スイッチ、１０２，１０５ｉ１人ブ月８号が高
レベルのときオンになる。 以上のような構成による本発明に、
【る半導体集積回路
のｊｉｌ１作に第６図の、Ｌつになる。 すなわち、Ｓｔ’、 １の半導体ス・ｒフチ１０１ ｒ
ｊ人力信号）′、により制御さ′！′Ｌるトライスデー
ト制糾スイッチとして動作する。ｔｐ： ］の半導体ス
イッチ１（）１がオフのとき、第１．第２のＮ Ｐ Ｎ
Ｂ ｎ 。 ９０に１１共にベース電流が流ｔＬ、ないので１１１力
Ｚはｌライヌテ−１・（高抵抗）状態となる。今、第１
σ＞ ”ｌ蝋１’７．’体スイッチ１０】がオンで入力
イＢ号）′２が低レベルの場合を考える。この場合、第
３の半２．り体スイッチ】０３と第４の半導体スイッチ
１０４けオンになり、第２の半導体スイッチ】（）２と
第５の半導体スイッチ１０５ｉ’；ｔ−オフになる。し
７たがって、第２のＮ、Ｉ）Ｎ９０のヘ−スＴ３．ｉｌ
接地’ＩＣ位となり第２ＯＮ Ｐ Ｎ ９０けオフする
。一方、第１のＮＰＮ８０は第１の半導体スイッチ１０
】、第４の半導体スイッチ１０４を通ってペース電流が
供給されるためオンになり、出力信号／、ｔ１面レベル
になる。 次に入力信号Ｙ、が高レベルの場合を考えＺ〕。 この場合、第３の半導体スイッチ１０３と第４の半導体
スイッチ１０４とがオフになり、第２の半導体スイッチ
１０２と第５の半導体スイッチ１０５とがオンになる。 したがって、第１のＮ１’Ｎ８０のペースＢ、は接地電
位となり第１のＮ Ｉ’ Ｎ ８ ｎはオフする。一方
第２のＮ Ｐ Ｎ り ０け第１の半ｊＱ。 体スイッチ１０】、第２の半導体スイッチ１０２ケ通っ
てベース電流が供給されるたｄ前ンになり、出力信号Ｚ
は低レベルにカー すなわち、フト発明による半導体集
積回路は信−’ｉ Ｙ ＋ ン・トライステート制ｉ１
、信号Ｙ２を入力、信号Ｚを出力とする反転回路として
動作する。 第７図に本発明の具体的な一実施例を示す。 第７図Ｋ オイ−ｒ、２０１，２０３，２０４はＩ）Ｍ
ＯＳトランジスタで、入力信号が低レベルのときオン
になる第１導電型の第１、第３、第４の半導体スイッチ
を構成し、寸た、２０２，２０５けＮＭＯＳトランジス
タで入力信号がｌ′Ｖ′？ルベルのときオンになる第２
導電型の第２、第５の半導体スイッチケ構成している。 第７図に於いて第５図と同−符弓にＬ同−物及び相当物
を示す。 第８図は本発明の他の実施例を示す。 第８図において、２０６は一方の主端子が第１のＮＰＮ
８０のペースＢ１ に、他方の主端子が固定電位端子Ｇ
Ｎ １）に、制御端子が第１の入力端子Ｙ、に接続さ
れる第２型１ｉ＋ｔ ２＜２の第６の半導体スイッチと
なるＮへ１ＯＳトランジスタ、２０７は、一方の主！Ｈ
ＨＡ子が第２のＮＰＮ９（ｌのペースＢ２に、他方の主
端子が固定電位端子ＧＮＩ）に、１Ｉ７１Ｊ岬端子が第
１の入力端子￥１に接続される第２２；ｊｉ、 ’１１
°１．型の第７の半導体スイッチとなるＮＭＯＳ ＋−
ランジスタである。第８図に於いて、第５図及び第７図
と同一符号は同−物及び相蟲物ケ示す。 ＮＭＯＳ）ランジスカイ０６，２０１；Ｊ入カイ８−彬
Ｙ、が高レベルすなわち、出力信号Ｚが、Ｔｔ’、 ｕ
Ｅ抗状態になるときオンになり、第１、第２σ）Ｉ’１
ＰＮ８０゜９０のベース蓄Ｕ（電荷の放１Ｐｒ、通路ケ
形成する。したがって、より高速なトライステート になる。 第９図に入力信号が低レベル、すなわち、１−ライステ
ルト制御ｆｉ＋＋スイッチである］）ｈｌＯｓ ＋・ラ
ンジスタ２０１がオング）ときの本発明牛梼体集情回ｂ
（６の一実施例である反転出力バッファ回路の１１１υ
作タイムチャート金示す。 図から明らかなように、第１、第２ＯＮ Ｐ Ｎ ００
。 ９０のペース電位は共に入カイに号Ｙ． ｋ ２Ｎ．
ｊＶ’．にして制御されるので、ＰｈｌＯＳ ）ランジ
ンタカ・らろる第１導電型の半導体スイッチとＮＭＯＳ
ｌランジスタからなる第２導電型の半導体スイッチχ
、のスピードを・等しくなるように投信１しておけば両
者のペース１［で１位が共に高レベルおよび共に低レベ
ルになる期間が存在しない。したがって、第１のＮＰＮ
８ （１’ＴｈＪ１つ’ｔ［’４２のＮＰＮ９ ０ＶＣ
流レルＶｔ ３Ｆｆｉ Ｔｉｔ．流全防止でき、捷り、
反転出力バッファとしての動作速度を高めることができ
る。 なお、第７図、第８図の実施例ではトライステート測針
スイッチとなる第１の半導体スイッチ１０１ケ１ケのＩ
）ｈｌＯｓ ）ランジスタ２０１で構成したが、第１０
図に示すように、ｐＨ．・＋ＯＳ＋ーランジスタ３０１
を追加して２り−のＰｈ・ｌＯＳ ＋・ランジスタ２０
１、３０１でＦｉｔ；成しても本発明の作用、効果に変
りはない。 同、本発明は出力バッファ回路に限らず、論理ゲート回
路等の一般の半導゛撰集積回路に適用できる。 見、上のＮ１３明で明らかなように、本発明による半導
撰集Ｋ）’（回路は少ないトランジスタ数で構成できる
ので、特にマスタスライス方式には好適であるばかりで
なく、出力プツシ１２１フ１１段の２ケのＮＰＮのペー
ス駆動信号のスキューを無＜−ｒことができるので２ケ
のＮＰＮｆびｒｌｎる貫通１（１流を低減できるばかり
でなく、反転出力回路としてゲ月１ｔｂ作速度ケ高めら
れる効果がある。
のｊｉｌ１作に第６図の、Ｌつになる。 すなわち、Ｓｔ’、 １の半導体ス・ｒフチ１０１ ｒ
ｊ人力信号）′、により制御さ′！′Ｌるトライスデー
ト制糾スイッチとして動作する。ｔｐ： ］の半導体ス
イッチ１（）１がオフのとき、第１．第２のＮ Ｐ Ｎ
Ｂ ｎ 。 ９０に１１共にベース電流が流ｔＬ、ないので１１１力
Ｚはｌライヌテ−１・（高抵抗）状態となる。今、第１
σ＞ ”ｌ蝋１’７．’体スイッチ１０】がオンで入力
イＢ号）′２が低レベルの場合を考える。この場合、第
３の半２．り体スイッチ】０３と第４の半導体スイッチ
１０４けオンになり、第２の半導体スイッチ】（）２と
第５の半導体スイッチ１０５ｉ’；ｔ−オフになる。し
７たがって、第２のＮ、Ｉ）Ｎ９０のヘ−スＴ３．ｉｌ
接地’ＩＣ位となり第２ＯＮ Ｐ Ｎ ９０けオフする
。一方、第１のＮＰＮ８０は第１の半導体スイッチ１０
】、第４の半導体スイッチ１０４を通ってペース電流が
供給されるためオンになり、出力信号／、ｔ１面レベル
になる。 次に入力信号Ｙ、が高レベルの場合を考えＺ〕。 この場合、第３の半導体スイッチ１０３と第４の半導体
スイッチ１０４とがオフになり、第２の半導体スイッチ
１０２と第５の半導体スイッチ１０５とがオンになる。 したがって、第１のＮ１’Ｎ８０のペースＢ、は接地電
位となり第１のＮ Ｉ’ Ｎ ８ ｎはオフする。一方
第２のＮ Ｐ Ｎ り ０け第１の半ｊＱ。 体スイッチ１０】、第２の半導体スイッチ１０２ケ通っ
てベース電流が供給されるたｄ前ンになり、出力信号Ｚ
は低レベルにカー すなわち、フト発明による半導体集
積回路は信−’ｉ Ｙ ＋ ン・トライステート制ｉ１
、信号Ｙ２を入力、信号Ｚを出力とする反転回路として
動作する。 第７図に本発明の具体的な一実施例を示す。 第７図Ｋ オイ−ｒ、２０１，２０３，２０４はＩ）Ｍ
ＯＳトランジスタで、入力信号が低レベルのときオン
になる第１導電型の第１、第３、第４の半導体スイッチ
を構成し、寸た、２０２，２０５けＮＭＯＳトランジス
タで入力信号がｌ′Ｖ′？ルベルのときオンになる第２
導電型の第２、第５の半導体スイッチケ構成している。 第７図に於いて第５図と同−符弓にＬ同−物及び相当物
を示す。 第８図は本発明の他の実施例を示す。 第８図において、２０６は一方の主端子が第１のＮＰＮ
８０のペースＢ１ に、他方の主端子が固定電位端子Ｇ
Ｎ １）に、制御端子が第１の入力端子Ｙ、に接続さ
れる第２型１ｉ＋ｔ ２＜２の第６の半導体スイッチと
なるＮへ１ＯＳトランジスタ、２０７は、一方の主！Ｈ
ＨＡ子が第２のＮＰＮ９（ｌのペースＢ２に、他方の主
端子が固定電位端子ＧＮＩ）に、１Ｉ７１Ｊ岬端子が第
１の入力端子￥１に接続される第２２；ｊｉ、 ’１１
°１．型の第７の半導体スイッチとなるＮＭＯＳ ＋−
ランジスタである。第８図に於いて、第５図及び第７図
と同一符号は同−物及び相蟲物ケ示す。 ＮＭＯＳ）ランジスカイ０６，２０１；Ｊ入カイ８−彬
Ｙ、が高レベルすなわち、出力信号Ｚが、Ｔｔ’、 ｕ
Ｅ抗状態になるときオンになり、第１、第２σ）Ｉ’１
ＰＮ８０゜９０のベース蓄Ｕ（電荷の放１Ｐｒ、通路ケ
形成する。したがって、より高速なトライステート になる。 第９図に入力信号が低レベル、すなわち、１−ライステ
ルト制御ｆｉ＋＋スイッチである］）ｈｌＯｓ ＋・ラ
ンジスタ２０１がオング）ときの本発明牛梼体集情回ｂ
（６の一実施例である反転出力バッファ回路の１１１υ
作タイムチャート金示す。 図から明らかなように、第１、第２ＯＮ Ｐ Ｎ ００
。 ９０のペース電位は共に入カイに号Ｙ． ｋ ２Ｎ．
ｊＶ’．にして制御されるので、ＰｈｌＯＳ ）ランジ
ンタカ・らろる第１導電型の半導体スイッチとＮＭＯＳ
ｌランジスタからなる第２導電型の半導体スイッチχ
、のスピードを・等しくなるように投信１しておけば両
者のペース１［で１位が共に高レベルおよび共に低レベ
ルになる期間が存在しない。したがって、第１のＮＰＮ
８ （１’ＴｈＪ１つ’ｔ［’４２のＮＰＮ９ ０ＶＣ
流レルＶｔ ３Ｆｆｉ Ｔｉｔ．流全防止でき、捷り、
反転出力バッファとしての動作速度を高めることができ
る。 なお、第７図、第８図の実施例ではトライステート測針
スイッチとなる第１の半導体スイッチ１０１ケ１ケのＩ
）ｈｌＯｓ ）ランジスタ２０１で構成したが、第１０
図に示すように、ｐＨ．・＋ＯＳ＋ーランジスタ３０１
を追加して２り−のＰｈ・ｌＯＳ ＋・ランジスタ２０
１、３０１でＦｉｔ；成しても本発明の作用、効果に変
りはない。 同、本発明は出力バッファ回路に限らず、論理ゲート回
路等の一般の半導゛撰集積回路に適用できる。 見、上のＮ１３明で明らかなように、本発明による半導
撰集Ｋ）’（回路は少ないトランジスタ数で構成できる
ので、特にマスタスライス方式には好適であるばかりで
なく、出力プツシ１２１フ１１段の２ケのＮＰＮのペー
ス駆動信号のスキューを無＜−ｒことができるので２ケ
のＮＰＮｆびｒｌｎる貫通１（１流を低減できるばかり
でなく、反転出力回路としてゲ月１ｔｂ作速度ケ高めら
れる効果がある。
第１図は従来のＣ ｈ４ ０ Ｓ出力バッファ回路、第
２図は従来のＢ ｉ ＣｈｉＯＳ出力バツファ回路、第
３し１け従来のＢｉ ＣＭＯＳ出力バッファ回路の動作
タイムチャー）ｊｆｒ４図（Ａ）は第１図の出力バッフ
ァ回路のに即値？示す図、第４図（Ｂｌ ｌ−Ｊ第２し
）の出カッ（ソファ回路の真理値を示す図、第５ンＨＪ
本発１ｙｊによる半導体集積回路の原理（１ｔ？成図、
第６図を一１第５図の回路の真理値ケ示す図、第７図＋
ｊ本発明の一実施例を示す図、第８図は本発明の他の実
Ｍｌｉ例を示す図、第９図ｔま本発明による回ＹｉＳの
！ｌｉ１．＋作タイムチャート、第１０図は本発明の他
の実施例会−示す図である。 １０１・・・第１導電型の第１０半勇体スイッチ、１０
３・・・第１導電型の第３の半導体スイッチ、１０４・
・・第１導電型の第４の半導体スイッチ、１０２・・・
第２勇電型の第２の半導体スイッチ、１０５・・・第２
導’Ｆｌ’ｌ型の第５の半導体スイッチ、２０１．２（
１３，２０４・・・■〕へ・１０Ｓトランジスタ、２０
２．２０５．２（ｌｆｉ、２０７・・・Ｎへ１０Ｓトラ
ンジスタ。 第 １ 口 φ２ 勿 第３図 委４−酪 第５図 著６Ｉ２Ｉ 第７図 第２ 図 箒９ 図 渣１０厚
２図は従来のＢ ｉ ＣｈｉＯＳ出力バツファ回路、第
３し１け従来のＢｉ ＣＭＯＳ出力バッファ回路の動作
タイムチャー）ｊｆｒ４図（Ａ）は第１図の出力バッフ
ァ回路のに即値？示す図、第４図（Ｂｌ ｌ−Ｊ第２し
）の出カッ（ソファ回路の真理値を示す図、第５ンＨＪ
本発１ｙｊによる半導体集積回路の原理（１ｔ？成図、
第６図を一１第５図の回路の真理値ケ示す図、第７図＋
ｊ本発明の一実施例を示す図、第８図は本発明の他の実
Ｍｌｉ例を示す図、第９図ｔま本発明による回ＹｉＳの
！ｌｉ１．＋作タイムチャート、第１０図は本発明の他
の実施例会−示す図である。 １０１・・・第１導電型の第１０半勇体スイッチ、１０
３・・・第１導電型の第３の半導体スイッチ、１０４・
・・第１導電型の第４の半導体スイッチ、１０２・・・
第２勇電型の第２の半導体スイッチ、１０５・・・第２
導’Ｆｌ’ｌ型の第５の半導体スイッチ、２０１．２（
１３，２０４・・・■〕へ・１０Ｓトランジスタ、２０
２．２０５．２（ｌｆｉ、２０７・・・Ｎへ１０Ｓトラ
ンジスタ。 第 １ 口 φ２ 勿 第３図 委４−酪 第５図 著６Ｉ２Ｉ 第７図 第２ 図 箒９ 図 渣１０厚
Claims (1)
- 【特許請求の範囲】 ■、 コレクタが電源端子に、エミッタが出力端子に接
続される第１のＮＰＮバイポーラトランジスタと、コレ
クタが上記出力端子に、エミッタが固定電位端子に接続
される第２のＮＰＮバイポーラトランジスタと、一方の
主端子が上記電源端子に、制餌）端子が第１の入力端子
に接続される第１導電型の第１の半導体スイッチと、一
方の主端子が上記第１の半導体スイッチの他方の主端子
に、他方の主端子が上記第２ＯＮ １） Ｎバイポーラ
トランジスタのベースに、制御端子が第２の入力端子に
接続される第２導電型の第２の半導体スイッチと、一方
の主端子が上記第２のＮＰＮバイポーラトランジスタの
ベースに、他方の端子が」；配置定電位端子に、制御端
子が上記第２の入力端子に接続さ７１、る第１導電型の
第３の半導体スイッチと、一方の主端子が上記第１の半
導体スイッチの他方の主！）１１子に、他方の主端子が
上記第１のＮ Ｐ Ｎバイポーラトランジスタのベース
に、制（財）端子が上記第２の入力端子に接続される第
１４電型の第４の半導体スイッチと、一方の主端子が上
記第１のＮ ＰＮバイポーラトランジスタのベースに、
他方の主端子が上記固定ｉｌｆ、位端子に、制御端子が
十Ｍ＋２第２の入力端子に接続される第２導電型の第５
の半導体スイッチとを少なくとも具備すること（ｒ−４
’＆徴とする半導体集積回路。 ２、特許請求の範囲第１項に於いて、一方の主端子が上
記第１のＮＰＮバイポーラトランジスタのベースに、他
方の主端子が上記固定電位端子に、制御端子が上記第１
の入力端子に接続される第２導Ｍ１型の第６の半導体ス
イッチと、一方の主端子が上記第２のＮＰＮバイポーラ
トランジスタのベースに、他方の主端子が上記固定電位
１ｆ？Ａｉ子に、制御端子が上記第１の入力端子に接続
される第２２．ｌｖｊ電型の第７の半導体スイッチと全
具備すること全＠徴とする半導体集積回路。 ３、特許Ｆｄｌ求の範囲第１項′！！たは第２項に於い
−〔、上記半導体スイッチはＭＯＳ）ランジスタである
ことをＩＰ！ｊ徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57138581A JPS5928726A (ja) | 1982-08-11 | 1982-08-11 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57138581A JPS5928726A (ja) | 1982-08-11 | 1982-08-11 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5928726A true JPS5928726A (ja) | 1984-02-15 |
Family
ID=15225459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57138581A Pending JPS5928726A (ja) | 1982-08-11 | 1982-08-11 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5928726A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS619015A (ja) * | 1984-06-25 | 1986-01-16 | Fujitsu Ltd | 相補形ゲ−ト回路 |
| JPS61270916A (ja) * | 1985-05-27 | 1986-12-01 | Toshiba Corp | ３ステ−ト・ドライバ回路 |
| US4678943A (en) * | 1984-02-24 | 1987-07-07 | Hitachi, Ltd. | Inverting logic buffer BICMOS switching circuit using an enabling switch for three-state operation with reduced dissipation |
| US4678940A (en) * | 1986-01-08 | 1987-07-07 | Advanced Micro Devices, Inc. | TTL compatible merged bipolar/CMOS output buffer circuits |
| US4683384A (en) * | 1985-08-09 | 1987-07-28 | Hitachi, Ltd. | Integrated circuit having input and output drivers cascaded between I/O pads and internal circuitry |
| US5363332A (en) * | 1991-03-29 | 1994-11-08 | Hitachi Ltd. | Current-driven signal interface implemented in semiconductor integrated circuit device |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5342456U (ja) * | 1976-09-16 | 1978-04-12 | ||
| JPS5490941A (en) * | 1977-12-26 | 1979-07-19 | Hitachi Ltd | Driving circuit of tristate type |
| JPS54148469A (en) * | 1978-05-15 | 1979-11-20 | Oki Electric Ind Co Ltd | Complementary mos inverter circuit device and its manufacture |
-
1982
- 1982-08-11 JP JP57138581A patent/JPS5928726A/ja active Pending
Patent Citations (3)
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| US5539686A (en) * | 1991-03-29 | 1996-07-23 | Hitachi, Ltd. | Carry propagating device |
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