JPH0496419A - 半導体集積回路の入力バッファ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路の入カバ・ソファ回路に関し、
特に外部からの入力信号を内部でつかまえて保持するた
めに、入カバ・・ｌファ内で遅延を与える構成をもつ入
力バッファに関する。

〔従来の技術〕

第５図は従来の半導体集積回路の入力バッファ回路を示
す回路図である。

第５図において、入力バッファは、ＤＢ（データバス）
端子４２を入力とするインバータ４３と、インバータ４
４．４５．４７．４９と、容量４６．４８．５０と、４
個のＭＯＳトランジスタからなる内部データ・バス・ド
ライバ５１とを有する。

書き込み制御回路３８は、ＷＲ（データ書き込み）信号
端子３７から入力され、内部レジスタ書き込み信号・１
０を内部レジスタ５３へ、内部データ・バス書き込み信
号３９分直接、インバータ・１１を介して、内部データ
・バス・ドライバ５１へ各々入力される。

従来、半導体集積回路では、外部からデータをとり込む
ため、第５図のように、入力信号を波形整形するための
インバータ４３．１４　２段で受けて、データ書き込み
信号（Ｗ　Ｒ信号と呼ぶ）に対してのデータ保持時間を
確保するために、容量４６．４８．５０とインバータ４
５．４７．４９の組合わせによる遅延回路を設けた入力
バッファを介して、入力信号を内部データ・バスに入力
し、その信号を所定のデータ保持回路でＷＲ倍信号ら作
られた信号によってつかまえて保持することが行なわれ
ていた。

〔発明が解決しようとする課題〕

前述した従来の入力バッファ７では、入力バッファ内の
遅延回路が固定されており、遅延時間が特定の値しかと
らないために、半導体集積回路を設計し、試作した後の
評価の段階で、ＷＲ倍信号立上りに対し、どれだけ人力
信号分保持しなければならないかというデータ保持時間
が要求規格を満たさない場合、更めて遅延回路の容量や
インバータの素子寸法等を変更して、試作し直さなけれ
ばならないという欠点がある。これは、半導体集積回路
を作製するだめのフォトマスクやレクチルを複数層に渡
って変更する必要があり、さらに試作を再度やり直す必
要があって、工数的９時間的そして費用的に大きな問題
となっていた。

本発明の目的は前記欠点を解決し、データ保持時間を可
変として、設計変更に直ちに対応できるようにした半導
体集積回路の入力バッファ回路を提供することにある。

〔課題を解決するための手段〕

本発明の構成は、外部からの入力信号を、遅延回路を介
して、内部回路へ供給する半導体集積回路の入力バッフ
ァ回路において２前記遅延回路の遅延時間を外部信号で
可変とする制御手段を設けたことを特徴とする。

〔実施例〕

次に本発明について図面念参照して説明する。

第１図は本発明の一実施例の人カバッフフ・回路を示す
回路図である。第１図において、本実施例では、データ
を取り込むためのＷＲ倍信号、端子］より書き込み制御
回路２に入力され、ここから内部データバス書き込み信
号３と、内部レジスタ書き込み信号４とが出力される。

また、外部からこの半導体集積回路への書き込むデータ
は、ＤＢ（データバス）端子６より、入カバッファアに
入力される。入カバッファア内では、ＤＢ端子６から入
った信号はインバータ８に入力され、その出力はさらに
インバータ９に入力されて、波形整形される。インバー
タ９の出力には、スイッチ回路であるトランスファゲー
ト１０．１２．１４゜１６を介して、接地（ＧＮＤ）と
の間に容量１］、、’　１３．１５．１７がつながって
おり、このトランスアゲー）１０，１２，１４．１６は
、各々容量値制御回路２６の出力２７．２８，２９．３
０により、オン／オフを制御されている。

この容量は制御回路２６は、第２１２Ｉに示すように、
その入力である容量値制御信号３５．３６の値が°Ｏ“
　°°０゛なら出力３０のみｌ′°で後は“０”、”３
５”、“３６°゛が“１”、“０”なら出力３０．２９
のみ°１”、３５．３６が“０°′、“１゛′なら３０
，２９．２８のみが１”となり、信号３５．３６の値が
１″′、”１”なら、出力３０．２９．２８．２７が１
”となる。

今、容量値制御回路２６の入力信号３５，３６が“１”
、０”であると、容量値制御回路２６の出力３０，２９
，２８．２７は各々“１″°′１”、“Ｏ”、０”とな
り、トランスフアゲ−１へ１０．１２．１４．１６のう
ちゲー１〜１−４゜１６のみがオンとなり、インバータ
９の出力には容量１５．１７がつくことになる。この出
力はさらにインバータ１８に入力され、そこには容量１
９がつき、さらにインバータ２０に入力され、また容量
２１がついてインバータ２２に入り、インバータ２２の
出力は、ＭＯＳトランジスタ４個の直列体からなる内部
データ・バス・ドライバ２３を介し、内部データバスＪ
噌き込みｆ＝号３と、その反転信号であるインバータ５
の出力とに制御されて、入力バッファ回路７の出力とし
て、内部データバス２４に出力される。そして、この内
部データバス２４に出力された信号は内部レジスタ書き
込み信号４により、内部トジスタ２５に書き込まれる。

第３図に２この人カバ・ソファ回路７にかかわる＝６ 信号の一部を示した。外部からのＷＲ倍信号、端子１よ
り第３図のような波形が入力される。この信号は、書き
込み制御回路２から内部データバス書き込み信号３と内
部レジスタ書き込み信号４として、各々図のような信号
として出力される。

方、ＤＢ端子６から入力された信号は、インバータと容
量により遅延されて、インバータ２２の出力として第３
図の信号２２となって内部データ・バス・ドライバ２３
に入力され、ここから内部データバス２４に出力され、
これを第３図の内部レジスタ書き込み信号４により内部
レジスタ２５に書き込まれる。

入力バッファ回路７における遅延が少ないと５第４図の
ように５内部レジスタ書き込み信号４の書き込みがオン
になる前に、内部データバス２４への出力が終了してし
まい、正しく内部レジスタ２５への書き込むことができ
ない。また遅延が大きすぎると、外部からのデータ書き
込み動作が全体に遅くなり、高速動作ができなくなると
いう問題が起きるので、容量値制御信号３５．３６によ
り適切な容量を選択し、遅延値を調整することが重要で
ある。

尚、第３図、第４図において、斜線部分は、無効データ
を示す。

前記実施例では、外部入力信号がらインバータ２段通っ
た後に、変更可能容量を付けたが、これはこの位置につ
けることを制限するものではなく、また可変容量の数も
４個に限定する必要なく、必要に応じ適宜付加すること
が可能であり、また容量制御回路２６もそれに応じて適
当なものに変わる。この容量値制御回路２６の入力信号
である容量値制御色す３５．３Ｇは、テスト時のみに使
用可能のレジスタや、コマンドの空きビットのレジスタ
を使用したり、容量値の；ＪＪ’ｆＭ　ｋは、最終の量
産用のフ才１へマスクやトクチル上ではＧＮＤや電源に
接続してしまい、固定することも可能である。

このように、本実施例によれば、適切な入力書き込みが
できる半導体集積回路を容易に手に入れることか可能と
なる。

〔発明の効果〕

以上説明したように、本発明は、遅延値制御信号により
、入力バッファでの信号の遅延時間を変更できるので、
半導体集積回路ができ上がった後でも、その実際の特性
を見ながら、遅延時間を調整することができる。

【図面の簡単な説明】

第１図は本発明の一実施例の半導体集積回路の入力バッ
ファ回路を示す回路図、第２図は第１図の容量値制御回
路の論理を示す論理図、第３図は第１図の一実施例の動
作を示す波形図、第４図は第１図で不適切な容量値を選
択した場合の誤動作を示す波形図、第５図は従来の入力
バッファ回路を示す回路図である。 １．３７・・・ＷＲ（データ書き込み）信号端子、２．
３８・・・書き込み制御回路、３．３９・・・内部デー
タバス書き込み信号、４．４０・・・内部レジスタ書き
込み信号、５．ｓ、９．ｔｓ、２０．２１゜３１、　３
３．　４１．　４３．　４４．　４５．　４７゜４９・
・・インバータ、６，４２・・・ＤＢ（データ・バス）
端子、１０．１２，１４．１６・・・トランスファゲー
ト、１１，１３，１５．１７．１９゜２２．４６．４８
．５０・・・容量、２３．５１・・・内部データ・バス
・ドライバ、２４．５２・・・内部データバス、２５．
５３・・・内部レジスタ、２６・・・容量値制御回路、
２７．２８．２９．３０・・・容量値制御回路出力、３
２・・・ＮＡＮＤゲート、３４・・・ＮＯＲゲート、３
５．３６・・・容量値制御信号。

Claims (1)

1. 【特許請求の範囲】 １、外部からの入力信号を、遅延回路を介して、内部回
   路へ供給する半導体集積回路の入力バッファ回路におい
   て、前記遅延回路の遅延時間を外部信号で可変とする制
   御手段を設けたことを特徴とする半導体集積回路の入力
   バッファ回路。 ２、制御手段は、遅延回路の複数のコンデンサの接続を
   ＯＮ／ＯＦＦ制御する手段である請求項１記載の半導体
   集積回路の入力バッファ回路。