JPS59292A - 加入者回路情報用メモリアクセス方式 - Google Patents
加入者回路情報用メモリアクセス方式Info
- Publication number
- JPS59292A JPS59292A JP10800582A JP10800582A JPS59292A JP S59292 A JPS59292 A JP S59292A JP 10800582 A JP10800582 A JP 10800582A JP 10800582 A JP10800582 A JP 10800582A JP S59292 A JPS59292 A JP S59292A
- Authority
- JP
- Japan
- Prior art keywords
- processor
- subscriber
- control information
- bus
- monitoring information
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
- H04Q11/0407—Selecting arrangements for multiplex systems for time-division multiplexing using a stored program control
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Exchange Systems With Centralized Control (AREA)
- Interface Circuits In Exchanges (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
ｌａ） 発明の技術分野
本発明は加入者回路情報用メモリアクセス方式、特に複
数の加入者をインタフェース部により集線し、ハイウェ
イを介してネットワークに接続するディジタル電子交換
機における加入者回路情報用メモリアクセス方式に関ｔ
。
数の加入者をインタフェース部により集線し、ハイウェ
イを介してネットワークに接続するディジタル電子交換
機における加入者回路情報用メモリアクセス方式に関ｔ
。
（ｂｌ 従来技術と問題点
第１図は本発明の対象となるディジタル電子交換機の一
例を示す図である。第１図において、集線装置３および
加入者処理装置４から構成されるインタフェース部は、
加入者回路２を介して収容される複数の加入者ｌを集線
し、時分割多重化されたハイウェイ５を経由してネット
ワーク６に接続する。加入者処理装置４は、収容される
各加入者ｌの状態（例えば送受器の上げ下し状態等）を
加入者回路２を介して監視し、収集した状態監視情報を
ハイウェイ５に含まれる共通信号路を経由して呼処理装
置７に伝達する。また加入者処理装置４は、呼処理装置
７が前記共通信号路を経由して伝達する加入者ｌの制御
情報（例えば呼出信号の送出指令等）を各加入者回路２
に分配し、対応する加入者１に対する呼出信号の送出等
を実行させる。第２図は、第１図における従来ある加入
者回路情報用メモリアクセス方式の一例を示す図である
。第２図において、加入者回路２からボ、−ト８を介し
て収集される前記状態監視情報は、データバス１２を介
して状態監視情報メモリ１５に順次格納される。なお格
納するアドレスは、自律的に歩進する計数回路１４が選
択回路１３を介して指定する。主プロセツサ９は、アド
レスバス１１および選択回路１３を介して状態監視情報
メモリ１５にアドレスを伝達し、格納されている前記状
態監視情報をバス１０内のデータバス１２を介して抽出
し、集線装置３およびハイウェイ５内の前記共通信号路
を経由して呼処理装置７に伝達する。
例を示す図である。第１図において、集線装置３および
加入者処理装置４から構成されるインタフェース部は、
加入者回路２を介して収容される複数の加入者ｌを集線
し、時分割多重化されたハイウェイ５を経由してネット
ワーク６に接続する。加入者処理装置４は、収容される
各加入者ｌの状態（例えば送受器の上げ下し状態等）を
加入者回路２を介して監視し、収集した状態監視情報を
ハイウェイ５に含まれる共通信号路を経由して呼処理装
置７に伝達する。また加入者処理装置４は、呼処理装置
７が前記共通信号路を経由して伝達する加入者ｌの制御
情報（例えば呼出信号の送出指令等）を各加入者回路２
に分配し、対応する加入者１に対する呼出信号の送出等
を実行させる。第２図は、第１図における従来ある加入
者回路情報用メモリアクセス方式の一例を示す図である
。第２図において、加入者回路２からボ、−ト８を介し
て収集される前記状態監視情報は、データバス１２を介
して状態監視情報メモリ１５に順次格納される。なお格
納するアドレスは、自律的に歩進する計数回路１４が選
択回路１３を介して指定する。主プロセツサ９は、アド
レスバス１１および選択回路１３を介して状態監視情報
メモリ１５にアドレスを伝達し、格納されている前記状
態監視情報をバス１０内のデータバス１２を介して抽出
し、集線装置３およびハイウェイ５内の前記共通信号路
を経由して呼処理装置７に伝達する。
また主プロセツサ９は、呼処理装置７からハイウェイ５
内の前記共通信号路および集線装置３を経由して伝達さ
れる前記制御情報を、データバス１２を介して制御情報
メモリ１８に格納する。なお格納するアドレスは、アド
レスバス１１および選択回路１６を介して指定する。該
制御情報は制御情報メモリ１８から順次抽出され、デー
タバス１２およびポート８を介して加入者回路２に分配
される。なお抽出するアドレスは、自律的に歩進する計
数回路１７が選択回路１６を介して指定する。
内の前記共通信号路および集線装置３を経由して伝達さ
れる前記制御情報を、データバス１２を介して制御情報
メモリ１８に格納する。なお格納するアドレスは、アド
レスバス１１および選択回路１６を介して指定する。該
制御情報は制御情報メモリ１８から順次抽出され、デー
タバス１２およびポート８を介して加入者回路２に分配
される。なお抽出するアドレスは、自律的に歩進する計
数回路１７が選択回路１６を介して指定する。
以上の説明から明らかな如く、従来ある加入者回路情報
用メモリアクセス方式においては、状態監視情報は自律
的に歩進する計数回路１４により順次状態監視情報メモ
リ１５に格納された後主プロセツサ９により抽出され、
また制御情報は主プロセツサ９により制御情報メモリ１
８に格納された後自律的に歩進する計数回路１７により
順次抽出される。従って主プロセツサ９は、針数回路１
４或いは計数回路１７がアドレスを指定する時は、状態
監視情報メモリ１５或いは制御情報メモリ１８に対する
アクセスを待合せる必要が有り、主プロセツサ９の負荷
が増加することとなる。また加入者回路２にディジタル
信号を扱う加入者１が収容された場合には、主プロセツ
サ９が状態監視情報メモリ１５から抽出する状態監視情
報量、並びに制御情報メモリ１８に格納する制御情報量
は、音声信号を扱う加入者１に比べて著しく増加する為
、主プロセツサ９の他の負荷（例えば音声信号の制御或
いはインタフェース部の監視等）が大幅に圧迫される恐
れが在る。
用メモリアクセス方式においては、状態監視情報は自律
的に歩進する計数回路１４により順次状態監視情報メモ
リ１５に格納された後主プロセツサ９により抽出され、
また制御情報は主プロセツサ９により制御情報メモリ１
８に格納された後自律的に歩進する計数回路１７により
順次抽出される。従って主プロセツサ９は、針数回路１
４或いは計数回路１７がアドレスを指定する時は、状態
監視情報メモリ１５或いは制御情報メモリ１８に対する
アクセスを待合せる必要が有り、主プロセツサ９の負荷
が増加することとなる。また加入者回路２にディジタル
信号を扱う加入者１が収容された場合には、主プロセツ
サ９が状態監視情報メモリ１５から抽出する状態監視情
報量、並びに制御情報メモリ１８に格納する制御情報量
は、音声信号を扱う加入者１に比べて著しく増加する為
、主プロセツサ９の他の負荷（例えば音声信号の制御或
いはインタフェース部の監視等）が大幅に圧迫される恐
れが在る。
（Ｃ１発明の目的
本発明の目的は、前述の如き従来ある加入者回路情報用
メモリアクセス方式の欠点を除去し、加入者回路の状態
監視情報の収集並びに制御情報の分配による負荷が、主
プロセツサの他の負荷を大幅に圧迫することを防止する
手段を実現することに在る。
メモリアクセス方式の欠点を除去し、加入者回路の状態
監視情報の収集並びに制御情報の分配による負荷が、主
プロセツサの他の負荷を大幅に圧迫することを防止する
手段を実現することに在る。
（ｄ＋ 発明の構成
この目的は、複数の加入者をインタフェース部により集
線し、ハイウェイを介してネットワークに接続するディ
ジタル電子交換機において、前記加入者回路の状態監視
情報の収集および制御情報の分配を行う第１のプロセッ
サと、音声信号の制御および前記インタフェース部の監
視を行う第２のプロセッサとを前記インタフェース部に
設け、該第１および第２のプロセッサが前記加入者回路
の状態監視情報および制御情報を格納するメモリにそれ
ぞれ独立のバスを介して異なった時間領域にアクセスす
ることにより達成される。
線し、ハイウェイを介してネットワークに接続するディ
ジタル電子交換機において、前記加入者回路の状態監視
情報の収集および制御情報の分配を行う第１のプロセッ
サと、音声信号の制御および前記インタフェース部の監
視を行う第２のプロセッサとを前記インタフェース部に
設け、該第１および第２のプロセッサが前記加入者回路
の状態監視情報および制御情報を格納するメモリにそれ
ぞれ独立のバスを介して異なった時間領域にアクセスす
ることにより達成される。
（ｅｌ 発明の実施例
以下、本発明の一実施例を図面により説明する。
第３図は本発明の一実施例による加入者回路情報用メモ
リアクセス方式を示す図であり、第４図は第３図におけ
るメモリアクセス時間領域の一例を示す図である。なお
、全図を通じて同一符号は同一対象物を示す。第３図に
おいては、音声信号の制御およびインタフェース部の監
視を行う第２のプロセッサとしての主プロセツサ９以外
に、加入者回路２の状態監視情報の収集および制御情報
の分配を行う第１のプロセッサとしての従プロセツサ２
５が設けられている。主プロセツサ９はアドレスバス２
０およびデータバス２１を含む主バス１９を介して、ま
た従プロセツサ２５はアドレスバス２３およびデータバ
ス２４を含む従バス２２を介して、それぞれ状態監視情
報メモリ１５および制御情報メモリ１８にアクセスする
。主プロセツサ９および従プロセツサ２５の状態監視情
報メモリ１５および制御情報メモリ１８に対するアクセ
ス時間領域は、第４図に示される如く逆位相の関係に設
定されている。また従プロセツサ２５は、従バス２２お
よびボート８を介して各加入者回路２にアクセスする。
リアクセス方式を示す図であり、第４図は第３図におけ
るメモリアクセス時間領域の一例を示す図である。なお
、全図を通じて同一符号は同一対象物を示す。第３図に
おいては、音声信号の制御およびインタフェース部の監
視を行う第２のプロセッサとしての主プロセツサ９以外
に、加入者回路２の状態監視情報の収集および制御情報
の分配を行う第１のプロセッサとしての従プロセツサ２
５が設けられている。主プロセツサ９はアドレスバス２
０およびデータバス２１を含む主バス１９を介して、ま
た従プロセツサ２５はアドレスバス２３およびデータバ
ス２４を含む従バス２２を介して、それぞれ状態監視情
報メモリ１５および制御情報メモリ１８にアクセスする
。主プロセツサ９および従プロセツサ２５の状態監視情
報メモリ１５および制御情報メモリ１８に対するアクセ
ス時間領域は、第４図に示される如く逆位相の関係に設
定されている。また従プロセツサ２５は、従バス２２お
よびボート８を介して各加入者回路２にアクセスする。
従プロセツサ２５は、データバス２４およびボート８を
介して各加入者回路２から前記状態監視情報を収集し、
アドレスバス２３および選択回路１３を介してアドレス
を指定することにより、状態監視情報メモリ１５に格納
する。状態監視情報メモＩＪ １５に格納された前記状
態監視情報は、第２図におけると同様の過程で主プロセ
ツサ９により抽出され、ハイウェイ５内の共通信号路を
経由して呼処理装置７に伝達される。
介して各加入者回路２から前記状態監視情報を収集し、
アドレスバス２３および選択回路１３を介してアドレス
を指定することにより、状態監視情報メモリ１５に格納
する。状態監視情報メモＩＪ １５に格納された前記状
態監視情報は、第２図におけると同様の過程で主プロセ
ツサ９により抽出され、ハイウェイ５内の共通信号路を
経由して呼処理装置７に伝達される。
一方第２図におけると同様の過程で主プロセツサ９によ
り制御情報メモリ１８に格納された前記制御情報は、従
プロセツサ２５がアドレスバス２３および選択回路１６
を介して指定するアドレスから抽出され、データバス２
４およびボート８を介して各加入者回路２に分配される
。
り制御情報メモリ１８に格納された前記制御情報は、従
プロセツサ２５がアドレスバス２３および選択回路１６
を介して指定するアドレスから抽出され、データバス２
４およびボート８を介して各加入者回路２に分配される
。
以上の説明から明らかな如く、本実施例によれば、各加
入者回路２からの状態監視情報の収集、並びに制御情報
の分配は従プロセツサ２５が実行し、主プロセツサ９は
該状態監視情報および制御情報を呼処理装置７との間で
転送するのみとなり、負荷が大幅に軽減される。然も主
プロセソ″Ｉｌ′９と従プロセツサ２５の状態監視情報
メモリ１５および制御情報メモリ１８に対するアクセス
時間領域は、逆位相に設定されている為、互いに他のア
クセスを待合せる必要は無い。
入者回路２からの状態監視情報の収集、並びに制御情報
の分配は従プロセツサ２５が実行し、主プロセツサ９は
該状態監視情報および制御情報を呼処理装置７との間で
転送するのみとなり、負荷が大幅に軽減される。然も主
プロセソ″Ｉｌ′９と従プロセツサ２５の状態監視情報
メモリ１５および制御情報メモリ１８に対するアクセス
時間領域は、逆位相に設定されている為、互いに他のア
クセスを待合せる必要は無い。
なお、第３図および第４図はあく迄本発明の一実施例に
過ぎず、例えば加入者処理装置４の構成は図示されるも
のに限定されることは無く、他に幾多の変形が考慮され
るが、何れの場合にも本発明の効果は変らない。
過ぎず、例えば加入者処理装置４の構成は図示されるも
のに限定されることは無く、他に幾多の変形が考慮され
るが、何れの場合にも本発明の効果は変らない。
（「）発明の効果
以上、本発明によれば、前記ディジクル電子交換機にお
いて、加入者回路の状態監視情報の収集並びに制御情報
の分配に伴う加入者処理装置の負荷が、例えば音声信号
の制御およびシステムの監視等の他の負荷を圧迫するこ
とが大幅に軽減され、ディジタル信号を扱う加入者も支
障無く収容することが可能となる。
いて、加入者回路の状態監視情報の収集並びに制御情報
の分配に伴う加入者処理装置の負荷が、例えば音声信号
の制御およびシステムの監視等の他の負荷を圧迫するこ
とが大幅に軽減され、ディジタル信号を扱う加入者も支
障無く収容することが可能となる。
第１図は本発明の対象となるディジタル電子交換機の一
例を示す図、第２図は従来ある加入者向路情報用メモリ
アクセス方式の一例を示す図、第３図は本発明の一実施
例による加入者回路情報用メモリアクセス方式を示す図
、第４図は第３図におけるメモリアクセス時間領域の一
例を示す図である。 図において、■は加入者、２は加入者回路、３は集線装
置、４は加入者処理装置、５はハイウェイ、６はネット
ワーク、７は呼処理装置、８はボート、９は主プロセツ
サ、１０はバス、１１．２０および２３はアドレスバス
、１２．２１および２４はデータバス、１３および１６
ば選択回路、１４および１７は計数回路、１５は状態監
視情報メモリ、１Ｂは制御情報メモリ、１９は主バス、
２２は従バス、２５は従プロセツサ、を示す。 第 １ 図 躬 ２ 図
例を示す図、第２図は従来ある加入者向路情報用メモリ
アクセス方式の一例を示す図、第３図は本発明の一実施
例による加入者回路情報用メモリアクセス方式を示す図
、第４図は第３図におけるメモリアクセス時間領域の一
例を示す図である。 図において、■は加入者、２は加入者回路、３は集線装
置、４は加入者処理装置、５はハイウェイ、６はネット
ワーク、７は呼処理装置、８はボート、９は主プロセツ
サ、１０はバス、１１．２０および２３はアドレスバス
、１２．２１および２４はデータバス、１３および１６
ば選択回路、１４および１７は計数回路、１５は状態監
視情報メモリ、１Ｂは制御情報メモリ、１９は主バス、
２２は従バス、２５は従プロセツサ、を示す。 第 １ 図 躬 ２ 図
Claims (1)
- 複数の加入者をインタフェース部により集線し、ハイウ
ェイを介してネットワークに接続するディジタル電子交
換機において、前記加入者回路の状態監視情報の収集お
よび制御情報の分配を行う第１のプロセッサと、音声信
号の制御および前記インタフェース部の監視を行う第２
のプロセッサとを前記インタフェース部に設け、該第１
および第２のプロセッサが前記加入者回路の状態監視情
報および制御情報を格納するメモリにそれぞれ独立のバ
スを介して異なった時間領域にアクセスすることを特徴
とする加入者回路情報用メモリアクセス方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10800582A JPS59292A (ja) | 1982-06-23 | 1982-06-23 | 加入者回路情報用メモリアクセス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10800582A JPS59292A (ja) | 1982-06-23 | 1982-06-23 | 加入者回路情報用メモリアクセス方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59292A true JPS59292A (ja) | 1984-01-05 |
Family
ID=14473564
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10800582A Pending JPS59292A (ja) | 1982-06-23 | 1982-06-23 | 加入者回路情報用メモリアクセス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59292A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5582366A (en) * | 1978-12-18 | 1980-06-21 | Fujitsu Ltd | Multiprocessor system |
| JPS5640391A (en) * | 1979-09-10 | 1981-04-16 | Nec Corp | Multiprocessor control system |
-
1982
- 1982-06-23 JP JP10800582A patent/JPS59292A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5582366A (en) * | 1978-12-18 | 1980-06-21 | Fujitsu Ltd | Multiprocessor system |
| JPS5640391A (en) * | 1979-09-10 | 1981-04-16 | Nec Corp | Multiprocessor control system |
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