JPS592990B2 - 磁気バブルメモリチツプ - Google Patents

Description

【発明の詳細な説明】 本発明は、磁気バブルメモリチップの改良に関し、殊に
、夫々、ゲート制御導体に流す電流の生 ｊ起する磁界
により各々の動作モードが定まる複数の連結ゲートで連
結された複数の磁気バブル転送路を持つ磁気バブルメモ
リチップにおいて、複数のゲート制御導体間の接続法を
変更できるような物理構成とすることにより、論理構成
を変更でき 。

るようにした、言わば適応構造型の磁気バブルメモリチ
ップに関する。磁気バブルメモリチップにも各種の駆動
原理のものがあるが、大概して高速性、不揮発性、高信
頼性等の利点を有し、高速補助メモリ、ファイルメモリ
等として有望視されている。

が、チップの５ 構造乃至構成に柔軟性が欠けるため、
これを多数組み合せる等してメモリ装置を実現する場合
には、（１）各用途に応じて別個に専用のチップを作成
するか、（ｉ■斤定の構造を持つチップを無駄を承知で
（動作時間の増大あるいは制御の複雑化を止む無１０し
として）各種用途に流用するか、のいづれかの方法を依
らざるを得ない。前者（ｉ）の場合には、一つのプロセ
スで製造されるチップの枚数が少なくなるので、量産効
果によるコストダウンの幅が小さくなるという欠陥が生
１５する。

一方、後者（ｉｉ）の場合には、ある用途に対しては最
適なチップ構成であつても、他の用途に対しては必ずし
も最適となり得ないために、その本来の性能を発揮し得
なくなるという欠陥が生ずる。こうした欠陥は、比較的
汎用性が高いと思われフ０ る本出願人が別途開示した
二層導体膜電流駆動型の多分割型チップでも然りである
ので、このチップに就いての説明を行つて従来の欠陥を
より明確にしておく。この多分割型チップの代表的な構
成は、第１図フ５ 示のように、磁気バブルを担う基板
膜１上にあつて該基板膜中での磁気バブルの転送路を定
めるために交互に配置された穴開きパターンを持つ二層
導体膜２、３を転送路と直交する方向に蛇行させたもの
である。

’０ 即ち、二層導体膜２、３の同一位置に、右端の一
部を通電用として残したスロット４、及び左端の一部を
通電用として残したスロット５を交互に設けて複数の行
領域（図示の場合はマイナー・ループ領域のみ六行しか
示していないが本来は任意”５ でもつと多いのが普通
である）に分割してあり、各導体膜２、３の両端に所定
のタイミング関係の、駆動電圧Ｖ、、Ｖ２を印加して電
流の生起する磁界により基板膜１中のバブルを駆動する
ものである。

尚、この第１図中には磁気バブル及び各導体膜の穴開き
パターンに就いては示していない。これ等は後の行間連
結ゲートの構成例に就いての説明で併示する。このよう
な物理構成のチツプでは、その論理構成（チツプ機能に
着目した構成）は代表的には第２図示のようになる。

即ち、二層導体膜２，３がｈ＋２行に分割されていたと
すると、上下の行領域を除くｈ行の各行領域に、開口パ
ターンでループ状にしたｎ列の小ループ群を設け、同じ
列１（１−１、２、・・・・・・、ｎ）に属する小ルー
プ群を上下に隣接するもの同志、第１図示のスロツト４
，５間を亘るスワツプゲート（往復線６で略示）で連結
して夫々ｎ列のマイナーループＭｉ（１＝１、２、・・
・・・・、ｎ）とし、この各マイナーループの上下を最
下行のメジャーループＭ１と最上行のメジヤーループＭ
２にスワツプゲート又はリプリケートゲート（往復線７
で略示）で連結するのである。尚、連結ゲート７が後に
示すリプリケート 闘ゲートである場合には各メジャー
ループＭｌ，Ｍ２はその戻りの部分Ｍ／，Ｍノを省略し
た所謂メジャーラインに替わるのが普通である。また、
各メジヤーループ（ライン）Ｍｌ，Ｍ２にはバブル発生
器ＧＥｌ，ＧＥ２、バブル検出器ＤＥｌ，ＤＥ２が備え
シられる。而して、上述のような各ループ間乃至各転
送路間の連結ゲート６，７は、その動作モードが該ゲー
トを亘るゲート制御導体への電流の印加の有無乃至その
方向により制御されるものである。

この ５ことは、ここに例示した二層導体膜多分割型チ
ツプ用ゲート以外の磁気バブルメモリチツプ用のものに
おいても同様であるが、例えば上述したスワツプゲート
６は第３，４図示のような構成を持ち、ゲート制御導体
８への電流の印加の有無乃至その ３方向により、小ル
ープＭｊ−１，ｉとＭｊ，ｉ（ｊ″−２、３、・・・・
・・、ｋ；ｉ＝１、２、・・・・・・、ｎ）間を連結し
て情報を互いに入れ替え合うゞ入れ替え７モードと、そ
うではなく各ループ内で清報を伝搬させるゞループ内伝
搬７モードのいづれかのモー ４ドに選択されるように
なつている。そして、すべてのスワツプゲートを前者の
モードにした場合には同じ列１に属する小ループ群は等
価的に一つのマイナーループＭｉとして動作する。こう
したスワツプゲートは、本出願人が特願昭５５−１１９
２０６号（特開昭 号）として出願中であつて、
詳しくはその明細書に譲るが、先に述べた第一、第二層
導体膜２，３を切欠いたスロツト４，５を挟んで対向す
る小ループｍ・と２Ｊｍｊ−１（ｊ−２、３、・・・・
・・、ｋ；列番号１はぃづれの列でも良いので省略）の
コーナ部相互が一対の交叉開口パタン対２ａ，３ａで連
結されていて、夫々の対向孔縁下が各ループコーナ部の
磁気バブル捕捉点Ｐｌ，Ｐ２；Ｐ／，Ｐ２″となる。

尚、第３図では、第一層導体膜２の開口パタンを斜線を
施して示している。そして、このスワツプゲート部交叉
開口パタン対で連結されている各転送路乃至小ループＭ
ｊ，ｍｊ−１は周知のように第一、第二層導体膜に所定
の喰違い関係で開けた開口パタン対２ｂ，３ｂの連続で
形成されていて、各孔縁下が磁気バブル捕捉点Ｐ１〜Ｐ
４，Ｐ／〜Ｐ４′となつている。

本発明はゲート構成そのものの発明ではないので、動作
原理の詳説は省き、以下、このスワツプゲートの動作自
体を説明するに留めると、第一、第二層導体膜に所定の
位相ずれと所定の方向を持つた交番電流を加えることに
より、第４図中に模式的に仮想線で示した磁気バブルＢ
，Ｂ″は夫々の転送路乃至小ループＭｊ，ｍｊ−１の捕
捉点を→Ｐ１→Ｐ２→Ｐ３→Ｐ４→Ｐ１・・・・・・、
→Ｐ／→Ｐ２″→Ｐ３″→Ｐ４′→Ｐ／・・・・・・と
移動していくが、これ等バブルが交叉開口パタン対２ａ
の両端孔縁下の捕捉点Ｐｌ，Ｐ／に到達した時に、第一
、第二層導体膜２，３と平面的重なり関係にあるゲート
制御導体８に、同ループ内の次の捕捉点Ｐ２，Ｐノとの
間（ＰｌＰ２，Ｐ／−Ｐ２′間）にはバブル反撥点が、
他ループの捕捉点Ｐ２′，Ｐ２との間（Ｐ１−ＰＪ，Ｐ
／−Ｐ２間）にはバブル捕捉点乃至吸引点が出来るよう
な磁気ポテンシャル分布を作る電流を流すと、各バブル
Ｂ，Ｂ″は夫々相手方の小ループへ載り移り、同時交替
動作、即ちスワツプ動作が起きて、転送路乃至小ループ
Ｍｊ，ｍｊ−１間の情報入れ替えがなされる。一方、逆
に、Ｐ１−Ｐ２，Ｐ／−Ｐ２′間に捕捉点Ｐ１−ＰＪ，
Ｐ／−Ｐ２間に反撥点を作るような電流をゲート制御導
体８に流すと、各小ループ内の伝搬動作、即ちゲートは
閉じたままとなる。場合によつてはゲート制御導体８に
はいづれかのモードの時にのみ電流を流して済ますこと
もあるが、尚、一般的には同第３，４図示のようにこの
スワツプゲートではそのゲート制御導体はスロツト４，
５を挟んで対向し、横方向に伸びる一対の往復制御導体
部材８ａ，８ｂ（仮想線８ｃで示すように一端相互が連
結されて電流が向き合つている部分では逆方向に流れる
）で構成されるのが普通である。また、第４図示のよう
に各導体は絶縁層９で覆われてなつている。而して、同
様に、ゲート制御導体８にてゲート動作モードが定まる
ものには先に述べた連結ゲート７として使われることの
多いリプリケートゲート（第５図）（特願昭５５−１１
９２０５号；特開昭 号）やスロツト４，５は用
いないがトランスフアゲート（第６図）等もある。

同様の構成子には先と同一の符号を付して説明するが、
先づリプリケートゲートでは、一方の転送路ｍ・（一般
にはマイナーループ）の各捕捉点Ｊを順に→Ｐ１→Ｐ２
→Ｐ３→Ｐ４→・・・・・・と進んできたバブルがスロ
ツト４，５で切欠かれた平行パタン対２ｃ，３ｃの中、
一方の孔縁下Ｐ１に到達した時に、ゲート制御導体８（
一般にこれも往復導体部材８ａ，８ｂから成る）にバブ
ルを拡大せしめる電流パルスを印加すると、このバブル
は当該捕捉点Ｐ１とこれに対向する同じパタン２ｃの対
向孔縁下にあり、かつ他のループＭｊ−１ （一般には
メジヤーループ又はライン）に属する捕捉点Ｐ／との間
に跨がるように拡大し、次の第一、第二層導体膜への電
流位相に従つてその大きさのまま次の捕捉点Ｐ２，Ｐ／
に移行し、その時にゲート制御導体８に今度はバブルを
消滅せしめる方向の磁界を発生する電流パルスを印加す
ると、引き伸ばされていたバブルは略々その中間で分断
され、各ループ内に夫々、一つづつのバブルが生成され
る。

従つて、次の第一、第二層導体膜への駆動電流シーケン
スでは各バブルがＰ２→Ｐ３，Ｐ２′→Ｐ３′と夫々の
ループを進んでいく。このゲートは、このように、情報
の複数が可能であるため、源情報を元の記憶場所に戻す
必要がないからチツプ全体の高速動作に寄与するという
利点を持つている。第６図示のトランスフアゲートは、
最も古くからあるので、スロツトはなく、交叉開口パタ
ン対３ａ，２ａとゲート制御導体８（導体部材８ａ，８
ｂ）がある。このゲートの動作は、一方のループｍ・を
進んできたバブルが交叉開口パタン対のＪ一方３ａの孔
縁下Ｐ２に来た時にゲート制御導体に電流パルスを印加
して同ループの次点Ｐ３ではなく他ループＭｊ−１の次
点ＰＩの方へバブルを導く磁気ポテンシヤルを生成する
ものである。

が、このゲートは相互に同時に情報の入れ替えができな
いがための不都合はある。以上は二層導体膜電流駆動型
の磁気バブルメモリチツプにおけるゲート例であるが、
他の動作原理の磁気バブルメモリチツプでも、同じよう
にゲートの動作モードの選択にゲート制御導体を要する
ものもある。

而して、このように、ゲート制御導体を必要とするメモ
リチツプでは、例えば同位相乃至同方向に電流を流せば
良いもの同志はチツプ完成時に予じめ接続した状態に形
成することが多い。

例えば、上述したスワツプゲートで連結された小ループ
群の中、ｍ１〜Ｍ６に対応するゲート制御導体８２〜８
６のみを採り上げて第１図に併示すれば、一般には偶数
番目のゲート用のゲート制御導体８２，８４，８６と奇
数番目のそれ８３，８５とを直列接続線路Ｌ２，４，Ｌ
４，６，Ｌ３，，５で連結し、夫々両端のパツドＰ２と
Ｐ６、Ｐ３とＰ５の間に先に述べた所要のゲート制御電
流を流すように構成する。

尚、このように奇偶の各組に分けるのは、例示した構成
ではゲート−ゲート間で清報伝搬のタイミングがπだけ
ずれるからであり、また、一つの行間（即ちスロツト上
）のゲート制御導体８ｊ（ｊ＝２、３、・・・・・・、
ｋ）は各列１（１−１、２、・・・・・・、ｎ）のスワ
ツプゲートの共通制御導体となつている。而して、この
ような従来構成法では、例えば第２行の小ループＭ２，
ｉ（１＝１、２、・・・・・・、ｎ）のみを単独で稼動
するために、８２と８３のゲート制御導体を他から独立
に用いたいというような場合にも、一旦、デイスクリー
トに直列接続線路Ｌ２４，Ｌ３５を形成してしまつた後
ではこれに応することができず、結局、この所望となつ
た論理構成に対応するためには新たにチツプを作り直さ
ねばならず、先の欠陥（１）、（Ｊｉ）を生んでいたの
である。

本発明は、基本的に従来チツプのもつこうした流通性の
なさ、論理構成変更に伴う融通性乃至適応性の乏しさを
克服する主目的としてなされたものである。

本発明を概説すれば、本発明は、チツプ製造段階で当初
子定される論理構成に応じてゲート制御導体間を接続線
路で接続する際にも、後に論理構成の変更に応じて切断
が所望されることが予想される接続線路中にはフェーズ
を組み込んで置くようにしたもので、これにより、使用
者側でのチツプ構成変更の要求に速やかに応えられるチ
ツプを提供せんとするものである。

これはまた、製造側からすれば同一プロセスでの大量生
産が利き、合理的である。以下、第７図以降に示す本発
明の各実施例に就き説明する。

第７，８図示の実施例は概ね第１，２図示に即して説明
した二層導体膜電流駆動型多分割磁気バブルメモリチッ
プであつて各小ループ間連結ゲート６はスワツプゲート
、上下両端小ループと第一第二メジャーループ乃至ライ
ンＭｌ，Ｍ２間連結ゲート７はスワツプゲート又はリプ
リケートゲートであるメモリチツプへの本発明適用例で
ある。

この実施例では、奇数番目のゲート制御導体｛８１，８
３，・・・・・・，８ｋ＋１｝と偶数番目のゲート制御
導体｛８２，８４，・・・・・・， ８ｋ｝の各類毎に
、隣接するもの同志を夫々フェーズ線路Ｆｊｊ＋２（ｊ
＝１、３、・・・・・・、ｋ−１）及びクＦｊｊ＋２（
ｊ−２、４、・・・・・・、ｋ−２）によりラ接続して
成つている（ｋは奇数に選んでも勿論良い）。

そして、この場合は各ゲート制御導体８ｊ（ｊ−１、２
、・・・・・・、ｋ＋１）の各往復導体部材８ａ，８ｂ
の端末に夫々、外部回路への接続パツドＰｊ′，Ｐｊを
付している。第８図はいくつかのゲート制御導体のみを
抜き出してフェーズ線路、接続パツドを含むこれ等の関
係を斜視構成図的に示しているが、各フェーズ線路Ｆは
例えば図示のようにゲート制御導体８と同じ材質であつ
ても細目に形成されることにより高抵抗化されていると
か、或いはこのフェーズ線路部分のみ低融点化されてい
る等していて良い。

要は、例えば第８図中のフェーズ線路Ｆｊｊ＋２を溶断
したい場合には、接続パツドツＰｊ′とＰ，＋２間に比
較的大きな電流を印加することによりこのフェーズ線路
部分が分断してくれれば良いのであり、このこと自体は
既存の技術を任意に援用して差仕えない。

尚、この実施例でも、ゲート制御導体群を奇偶の類に分
類したが、これは先にも触れたように隣接ゲート間では
情報伝搬のタイミングがπだけ異なるためである。

したがつて、ゲートの改良あるいは他の構成法、転送パ
タン等を用いることにより、この伝搬タイミングのずれ
をなくすことができれば、すべてのゲートを直列に接続
してももらろんよい。図示の例では、奇偶の類を従属動
作させるためには、ゲート電流印加のタイミングをπだ
けずらせばよい。而して、このようにフェーズ線路を組
み込んだメモリチツプは、要所要所のフェーズ線路の溶
断により、第９図Ａ−Ｆに及ぶ各種の論理構成を使用者
で選択できるようになる。

但し、簡単のため、ゲート制御導体は一本の実線８で示
し、独立に動作するゲート駆動回路を◎で、従属的に動
作するゲート駆動回転をＯで示す。

またゲート制御導体は単にゲートと記す。第９Ａ図は、
フェーズＦｋ−１，ｋ＋１を溶断してゲート８ｋ＋１を
分離すると共に、他の奇数ゲート１駆動回路１１で、偶
数ゲートをゲート１駆動回路／で駆動し、１１とＩ／を
従属的に動作させたもので、シングル・ループ方式とい
われるものである。

この方式は、アクセスタイムは大きいが、すべてのデー
タを直列的に記憶できるので、磁気テープと同様な使用
法に適したものである。同図Ｂは、更にフェーズＦｌ３
を溶断してゲーアト８１を独立したもので、ゲート８１
をゲート駆動回路１２で、他の奇数ゲートを１３で、偶
数ゲートを１３″で駆動し、１３と１３″を従属的に動
作させたものである０これはメジヤ一・マイナ一・ルー
プ方式といわれるもので、動作速度の点で同図Ａの方式
より格段に優れているため、広く採用されている。

同図Ｃは、同図Ｂ方式はゲート８ｋ＋１を付加したもの
で、ゲート８１をゲート駆動回路１４で１駆動し、８ｋ
＋１を６で駆動すると共に、残りの奇数ゲートを１５″
で、偶数ゲートを１５で駆動し、５と１５′を従属的に
動作させたものである。

これは２メジャ一方式といわれるチツプ構成法で、同一
チツズ上に二つの入出力ポートをもつために、アクセス
タイムが同図Ｂの構成の１／２に短縮され、性能的にも
優れているが、適応分野はほぼ同じである。同図Ｄは、
フェーズＦｌ３，Ｆ２４，ｙラ Ｆｋ−１，肚，を溶断して、ゲート８ｋ＋１を分離し、
ゲート全体を｛８１｝、｛８２｝、｛８３，８５、・・
・・・・８ｋ−１Ｌおよび｛８４，８５，・・・・・・
８ｋ｝に分類すると共に、それぞれゲート駆動回路１７
，１８，１９，１９７で駆動し、１９と１９″を従属的
に動作させたものである。

これは、マイナ一・ループを大小二つのループに分割し
て、小さい方をキヤツシユとして用いるもので、オンチ
ツプ・キヤツシユ方式といわれるものである。このチツ
プでは、使用頻度の高い情報を小ループ内に格納してお
くことによつて、マイナ一・ループ長を等価的にキヤツ
シユ・ループ長に近ずけることができるので、同図Ｂ，
Ｃの構成に比べて性能が格段に向上する。したがつて、
このチップは高速性が要求される分野に適している。尚
、このチツプでは、これを構成する二層導体膜を、第１
０図中に仮想線１０で示すような第１，２図示の如き従
来型ではなく、実線で示すように、マイナ一・ループ領
域１１、キャツシユ・ループ領域１２、およびメジヤ一
・ライン領域１３に分割し、それぞれを別個に、転送路
駆動回路ＶｌｌとＶ１／、Ｖｌ２とＶｌ２′、およびＶ
ｌ３とＶｌ３′により駆動することも可能である。

この場合、各領域には、その中にある情報にアクセスす
るときにのみ電流を印加すればよいから、電力消費の比
重が極めて高いマイナ一・ループ領域を駆動する頻度が
減少し、チツプからの発熱量が大幅に低減する。このよ
うな導体膜構成であつても、転送路駆動回路の数が増え
るだけであつて上記した同図Ａ−Ｃの構成も、次の同図
Ｅ，Ｆの構成もいづれも実現できる。同図Ｅは）フ１１
ズＦｌ，３７Ｆｋ−１，ｋ＋１を溶断し、ゲート８ｋ＋
１を分離すると共に、他のゲートを｛８１Ｌ｛８２，８
４，・・・・・・，８ｋ）、および｛８３，８５，・・
・・・・，８ｋ−１｝の類に分けて、それぞれをゲート
駆動回路１１０，１１１，１１２により互いに独立に駆
動するもので、バブルラダ一といわれるものである。

このチツプでは、記憶情報をプロツクごとに入れ換える
こと、新しいデータを挿入すること、および不要になつ
たデータを削除すること、等の高度なデータハンドリン
グ機能をオンチツプで行えるので、高機能性を要求され
る分野に適したチツプ構成法である。同図Ｆは、先の同
図Ｅの構成にゲート８ｋ＋１を付加し、ゲート全体を｛
８１｝、｛８２，８４，・・・・・・，８ｋＬ｛８３，
８５，・・・・・・，８ｋ−１ ｝、ぉよび｛８ｋ＋１
｝に分類すると共に、それぞれをゲート１駆動回路１
３，１１５および１１６により互いに独立に駆動するも
ので、同図Ｅの構成の性能改善を図つたものであるが、
適応分野はほぼ同じである。

以上では、第７，８図示の構成（各ゲートに対してパツ
ドを二つ配置し、パツド間をすべてフェーズで連結する
構成）を基にして説明を加えたが、このチツプでは分割
数（図示の場合ｋ＋２）と共にパツド数が増えるので、
これが余りにも多いと実装上問題が生ずる。

したがつて、パツドの数は、実現したいチツプの種類と
、実装コスト間でのトレード・オフを考慮して決める必
要がある。例えば、第９Ａ−Ｆ図示のチツプだけを実現
するのであれば、必ずしも第７，８図示の構成にする必
要はなく、第１１図示の第二の実施例で充分である。こ
のチツプでは、分割数にかかわらずゲート駆動用の）ゞ
ツド数がＰ１クＰ／；Ｐ２２Ｐ２ｌ；″″１−８；Ｐ５
ラＰ５′の十本、フ１−ズがＦｌ３ラＦ２４７２ｙＦｋ
−１，ｋ＋１の三本と少なく現実的な値となつている。

この構成でも、フェーズＦｌ３２Ｆ２４ｙ７？Ｆｋ−１
，ｋ＋１を選択的に溶断すれば先のチップ構成が任意に
採択できることは既述した所から顕らかである。

ところで、今迄は、ゲート制御導体間を直列に接続する
場合に就いてのみ説明してきた。

が、昨今のように、情報の高密度化、即ちバブル径の微
細化に伴つて各チツプ構成子の線幅が小さくなり、その
抵抗値が極端に大きくなる傾向が出てくると、これが特
にゲート制御導体に就いて問題となつてくる場合がある
。このような状況下で更にいくつかのゲート制御導体を
直列に接続すると問題を一層深刻化する因となる。そこ
で、そのような場合には、第１２図示の第三の実施例に
示すように、並列接続も考えられる。

この実施例では、奇数及び偶数ゲート制御導体群が各並
列になるように接続し、その並列接続線路中にフェーズ
Ｆｊ，ｊ＋２（ｊ−１、２、・・・・・・、ｋ−１）を
組込んでいる。従つて同時に１駆動するゲート数が増え
ても合成抵抗値は増加することがなく、また、アース側
となるパツド（例えばＰ／，Ｐ２″）は奇数類、偶数類
中では各共用できるので、先の直径接続の実施例に比し
てパツド数を削減できる利点もある。また、第９図Ａ−
Ｆ図示の各論理構成チツプを選択的に実現できれば足り
る場合、先に第１１図に即して述べたと同じ理由で、フ
ェーズＦｌ，３，Ｆ２，４，Ｆｋ−１，ｋ＋１の三本を
残して他のフェーズ部分は第１図示従来例の如く通常の
接続線路Ｌｊ，ｊ＋−２（ｊ＝３、４、・・・・・・、
ｋ−２）とし、パツドもＰ１ゞＰ４ラＰ／ＹＰ２ＺＰｋ
−１ゝＰｋ−１を残して他を省いたチツプとして製作の
簡単化を図ることができる。

以上の実施例の説明から自明のように、ゲート制御導体
間を溶断可能なフェーズ線路で連結するという本発明主
旨からすれば、他のパツド配列、ゲート間接続法、導体
膜構造を持つチツプにも本発明は同様に適用が可能であ
る。

以上詳記のように本発明によれば、用途に応じてその構
成を変えることが可能な謂わばゞ適応構造型７チツプを
提供できるので、利用者のチツプ選択（論理構成選択）
の自由度が増大すると共に、量産効果による低価格化が
充分に期待できる。

【図面の簡単な説明】

第１図は本発明を適用可能で従来のゲート制御導体間接
続線路を持つ二層導体膜電流駆動型多分割磁気バブルメ
モリチツプの概略構成図、第２図は同じくその一輪理構
成図、第３図は第１，２図示構成のチップ沖に用いられ
る転送路間連結ゲートとしてのスワツプゲートの平面図
的概略構成図、第４図は第３図一線に沿う断面図、第５
図は他の連結ゲート例としてのリプリケートゲートの平
面図的概略構成図、第６図は更に他の連結ゲート例とし
てのトランスフアゲートの平面図的概略構成図、第７図
は本発明第一の実施例の概略構成図、第８図は第７図示
実施例の要部斜視図、第９図Ａ乃至Ｆは、夫々、第一実
施例にて実現可能なチツプ構成例の説明図、第１０図は
二層導体膜を領域分けしたチツプの説明図、第１１図及
び第１２図は、夫々、第二、第三の実施例の概略構成図
、である。 図中、１は磁気バブルを担う基板膜、２，３は第一、第
二層導体膜、４，５はスロット、６，７は連結ゲート、
８はゲート制御導体、Ｆはフェーズ線路、Ｐはパツド、
である。

Claims (1)

【特許請求の範囲】
1. １ 磁気バブル転送路間を連結する連結ゲートを複数個
   持ち、該連結ゲートがその動作モード制御用のゲート制
   御導体を持つ磁気バブルメモリチップであつて、上記ゲ
   ート制御導体間の接続に溶断可能なフユーズ線路を用い
   たことを特徴とする磁気バブルメモリチップ。