JPS592992B2

JPS592992B2 - 磁気バブルメモリツブにおける入出力方式

Info

Publication number: JPS592992B2
Application number: JP56159726A
Authority: JP
Inventors: 康治坂本; 松雄新田
Original assignee: Agency of Industrial Science and Technology
Current assignee: National Institute of Advanced Industrial Science and Technology
Priority date: 1981-10-07
Filing date: 1981-10-07
Publication date: 1984-01-21
Also published as: JPS5860485A

Description

【発明の詳細な説明】本発明は磁気バブルメモリ殊に二層導体磁気バブルメモ
リの性能改善のための入出力方式の改良に関する。

従来の二層導体磁気バブルメモリは高速性、不揮発性、
高信頼性等の利点を有し、高速補助メモリ、ファイルメ
モリ等として有望視されている。

しかしながら、情報の担体であるバブルの移動速度が主
としてバブル材料によつて定まる上限値を５もつため
に、更に高いデータ転送レートを必要とする際には多数
のチップを並置して同時に駆動しなければならない。し
かしながらこのようにすると、転送路駆動回路数および
装置からの発熱等が増大するので、装置化に伴なうコス
トが増大し不１０利である。本発明は基本的に以上の点
に鑑てなされたものであり、二層導体バブルメモリの入
出力動作タイミングに着目することによつて、材料およ
び転送路駆動回路の周波数が一定であつても、実質的に
１５従来のものより高いデータ転送レートを実現するこ
とを目的としたものである。

二層導体バブルメモリのチップを構成する転送路、バブ
ル発生器および検出器は公知であるが、本発明実施例の
説明に先立ち、第１〜第４図を用２０いて概略構成およ
び作用につき説明を加える。

転送路は第１図示のように磁気バブルＢの担体１上に、
スペーサ２を介して第一層導体膜３を形成し、その上に
絶縁スペーサ４を介して第二層導体膜５を設けて成る。
第一、第二層導体膜３、５２５には、夫々、バブルＢを
転送させるべき方向（矢印Ｔ）に沿つて一定のピッチで
一連の開口パタン３ａ・・・・・・・・・、５ａ・・・
・・・・・・が配置されており、３ａと５ａの一対が１
ビットを形成する。これらの開口パタンは第１図で担体
１上に投影した仮想線３０３ａ’、５ａ’で示すように
、転送方向に沿つて一定の重なり関係で配置されている
。尚、第１図では各層１〜５を分解斜視図で示している
が、勿論、上下方向（矢印Ａ）において各隣接層相互は
密着している。また、第１図では開口パタン３ａ、３５
５ａを楕円で示しているが他の形状、例えば長方形、菱
形、六角形その他の形状であつてもよい。転送路を構成
する第一層導体膜３に伝搬方向Ｔ９□−と直交する正負
電流パルス１および１３を、第二層導体膜５に同じく正
負方向の電流パルス１２，１４を第１図示の矢印の方向
に、例えば第２Ａ図に示すょぅなシーケンスで加えるこ
とにより、バブルぱ夫４の電流位相１７１２′１３′１
４ｙ１１・・・・・・・・・に対応して、転送路上をＰ
１→Ｐ２→Ｐ３→Ｐ４→Ｐ１→・・・・・・・・・と伝
搬する。

したがつて電流を１周期、即ち電流パルス１〜４を印加
することにより、バブルは１ビツト（１ステツプ）だけ
移動する。バブル発生器は、第３図示のようなヘアピン
形の導体７から成り、これに電流パルスを印加する際に
生ずる局所的な垂直磁界によりバブルを発生するもので
ある。

この電流パルス印加のタイミングは開口パタンとヘアピ
ン形導体７の相対配置により定まり、第３図Ａの配置の
場合は第２Ｂ図のＩＧｌのタイミングでＢの場合はＩＧ
２のタイミングで、Ｃの場合はＩＧ３のタイミングで、
およびＤの場合はＩＧ４のタイミングでなければならな
い。最後に検出器について説明する。通常、バブルの検
出はパーマロイ薄膜の抵抗がバブルの漏洩磁束により変
化する性質（磁気抵抗効果）を用いて行なわれる。この
抵抗変化はチツプ外に電圧変化としてとり出されるが、
この電圧を大きくとるために検引器は細長く引き伸ばさ
れ、これに伴なつて検出器近傍の転送路開口パタンも第
４図示３１，５ｆｆ′のように、バブルの伝搬方向Ｔに
対して垂直方向に引き伸ばされた形状をとる。検出信号
の位相は検出器と開口パタンの相対配置により定まり、
検出器を第４図示の位置Ｄｌ，ｄ２，ｄ３およびＤ４に
配置した場合の、転送路駆動電流に対する検出信号出力
の相対位相は、それぞれ第２Ｃ図に模式的に示すＶＤｌ
，ＶＯ２，ＶＯ３およびＶＤ４のようになる。

尚、第４図では簡単のためにｄ１に配置した検出器のみ
にリード線６を付加して示しているが、もちろんＤ２，
ｄ３およびＤ４に配置した検出器についても同様のリー
ド線が接続されているものとする。以上がメモリチツプ
の主要構成子である転送路、バブル発生器および検出器
の概要であるが、メモリ動作を行なうためには、これら
を適当に組み合わせてメモリチツプを構成する必要があ
る。

第５図に既存の代表的なチツプ構成例を示す。これはメ
ジヤ一・マイナ一・ループ構成といわれるもので、情報
の入力ポートである発生器Ｇ、出力ポートである検出器
Ｄ、入、出力ポートと記憶領域を連結するメジヤ一・ル
ープＭ、情報を記憶保持するマイナ一・ループｍ１およ
びメジヤ一、マイナ一・ループ間での情報の授受を制御
するトランスフア・ゲートＴｆより成る。書き込みに際
しては、発生器Ｇにより書き込まれた一連の情報は（所
定周期の転送路駆動電流印加により）メジヤ一・ループ
土を伝搬し、トランスフア・ゲートＴｆＩＩＣ沿つて一
列に並んだ後、Ｔｆにより多数のマイナ一・ループ内に
並列的に格納される（自然にシリアル・パラレル変換と
なる）。

一方、読み出しに際しては、各マイナ一・ループ上を所
定のステツプ数だけ並列的に伝搬して、トランスフア・
ゲートＴｆに対向して一列に並んだ一群の情報は、Ｔｆ
によつてメジャ一・ループ上に出力された後（自然にパ
ラレル・シリアル変換となる）、検出器Ｄによつて１ビ
ツトずつ読み出される。これらの情報は、読み出し終了
後は再び同一方向に伝搬を続け、トランスフア・ゲート
Ｔｆを介してマイナ一・ループ上の元の位置に格納され
る。而して、入、出力ポート数を増してｎ個として合理
的な動作を図れば、情報がチツプ内を移動する速度が一
定であつても、チツプと外部との情報受け渡しの速度、
即ちデータ転送レートをｎ倍にできるはずであり、この
ようにすれば、転送路駆動周波数以上の高速度でチツプ
へのデータの出し入れを行なうことができる。

そこで、本発明は、二層導体デバイス、殊に本出願人が
出願中の多分割型チツプ（特願昭５５−１０１６３５号
、１４８４６０号、特開昭号）においても
このような入、出力動作が可能なように改良を施したも
のである。本発明を概説すれば、一つのチツプ上に複数
個の入、出力ポートを形成し、これ等の動作タイミング
を所定位相ずらすことにより並列動作させるもので、そ
のための具体的構成は例えば各ポート間で検出器および
発生器と転送路開口パタンとの相対配置を互いにずらし
たり、又は複数個の検出器および発生器近傍の第一、第
二層導体中の開口パタンの相対配置を互いに逆にしたり
する。

このようにして、転送路１駆動電流の１周期当たりにチ
ツプから入出力するビツト数をｎ倍（ｎは１チツプ当た
りの入、出力ポート数）にして、データ転送レートの改
善を図るのである。第６図示の本発明の第一の実施例で
は、第５図示の従来構成チツプをＣｌ，Ｃ２，Ｃ３およ
びＣ４の４プロツクに分割すると共に、Ｃ１プロツクに
は第３Ａ図示の発生器Ｇ１と第４図中ｄ１の位置に配置
した検出器Ｄ１を、Ｃ２プロツクには第３Ｂ図示の発生
器Ｇ２と第４図中Ｄ２の位置に配置した検出器Ｄ２を、
Ｃ３プロツクには第３Ｃ図示の発生器Ｇ３と第４図中Ｄ
３の位置に配置した検出器Ｄ３を、およびＣ４プロツク
には第３Ｄ図示の発生器Ｇ４と第４図中Ｄ４の位置に配
置した検出器Ｄ４を付加したものである。

この場合、入力データ（パルス列となる）Ｖｉは、第７
Ａ図示のようなＡＮＤ回路１０より成る論理回路、およ
びプロツクＣｌ，Ｃ２，Ｃ３およびＣ４に対する書き込
みタイミングパルスＶＧｌ，ＶＧ２，ＶＧ３およびＧ４
（チツプの催脚回路から供給されるパルスで、それぞれ
１Ｇ１，ＩＧ２，ＩＧ３およびＩＧ４と同相である）に
よつて四つに分割された後、増幅器１１によつて所定の
信号レベルまで増幅される。第７Ｂ図は入力データＶｉ
として１０１１０１１０１０１・・・・・・・・・を入
力した場合を例示しているが、論理回路からの出力。

１，ＩＧ２，１６及びＩ。

４はすべてその周期が入力データの４倍に、即ち周波数
が１／４に低下していることが分かる。

すなわち、このチツプでは、各プロツクＣｌ，Ｃ２，Ｃ
３およびＣ４中の各構成子が動作している速度の４倍の
速度でデータの入力が可能となることが分かる。一方、
読み出し即ちチツプからのデータの出力は第８Ａ図示の
ように、各検出器Ｄｌ，Ｄ２，Ｄ３およびＤ４からとり
出した信号。

１，Ｖ０２，ＶＤ３およびＶＤ４を増幅器（センスアン
プ）１２で所定の電圧レベルＤ１″，ＶＤ２″，Ｄ３″
およびＤ４″まで増幅した後、０Ｒ回路１３で合成して
行なわれる（この場合、Ｄ１とＤ３、およびＤ２とＤ４
でブリツジを構成することも可能であり、こうすること
によつてセンスアンプの数が半減するので、このような
構成法は周辺回路の簡素化、低コスト化に有効である。

）。この結果、第８Ｂ図示のようにチツプ全体としての
データ転送レートは４倍になる。すなわち、第６図示の
本発明第一の実施例によれば、チツプからのデータの入
出力に際して、各プロツク内構成子の動作速度の４倍の
データ転送レートを得ることができる。尚、この実施例
ではアクセスタイムは短縮されない。続いて、本発明を
多分割型チツプ（特願昭５５１０１６３５号、１４８４
６０号）に適用した実施例について説明するが、この多
分割型チツプは転送路を構成する二層の導体膜および戻
り用の導体膜中の同一位置に、左端の一部又は右端の一
部を通電用として切り残したスロツト（第１３〜１５図
中の３０および３１）を交互に配置することにより大域
的蛇行導体を形成して駆動電流の軽減化を図つたもので
あり、各マイナ一・ループはスロツトにより小ループ群
に分断されているため、ループ間を連結するスワツプ・
ゲート（特願昭５５−１１９２０６号、特開昭
号）およびリプリケート・ゲート（特願昭５５一１１
９２０５号）が不可欠の構成子となる。

そこで以下では、多分割型チツプの説明に先立ち、まず
これらのゲートについて具体例を用いて概説する。但し
、本発明に使用されるゲートは以下で説明するゲートに
限定されるものではなく、同等の機能を有するものであ
れば、即ち後述のゞループ内伝搬７モードとゞ入れ替え
７モードをもつスワツプ・ゲート、および情報複製機能
をもつリプリケート・ゲートであれば、他の形状、配置
、構造等をもつものを用いてもよい。スワツプ・ゲート
は第９Ａ図示のような構成をもち、ゲート制御導体２０
への電流印加の有無により、転送路乃至小ループＭｊ−
１とＭｊ間を連結して情報を互いに入れ替え合うゞ入れ
替え７モードと、そうではなく各ループＭｊ−１，ｍｊ
内で情報を伝搬させるゞループ内伝搬７モードのいずれ
かのモードに選択されるようになつている。

スワップ・ゲートを常にゞ入れ替え７モードに設定した
場合には、こゲートによつて連結されている二つの小ル
ープは融合して一つのより大きいループとなる。尚、以
下では開口パタン形状を長方形とする。スワツプ・ゲー
トは、第一、第二層導体膜３，ノ５を切り欠いたスロ
ツト３０，３１を挟んで対向する小ループＭｊ−１とＭ
ｊのコーナー部相互が一対の交叉開口パタン対３ｂ，５
ｂで連結されていて、夫々の対向孔縁下が転送路乃至小
ループＭｊ−１クＭｊの磁気バブル捕捉点Ｐｌ２Ｐ２：
Ｐ／フＰｌ（Ｐ１とＰ／が、Ｐ２とＰ２″がそれぞれ同
時に捕捉点となる）となる。

第９図では、区別のために第一層導体膜３の開口パタン
には斜線を施して示している。このスワツプ・ゲート部
交叉開口パタン対で連結されている各転送路乃至小ルー
プＭｊ−１，ｍｊは前述のように第一、第二層導体膜中
に所定の喰い違い関係で設けた開口パタン対３ａ，５ａ
の連続で形成されており、各導体膜に転送路駆動電流を
印加した場合、この電流はスロツトを境界として隣接す
る領域では互いに逆極性となるため、各孔縁下に形成さ
れる磁気バブル捕捉点Ｐ１〜Ｐ４，Ｐ／〜Ｐ４′（Ｐｌ
，Ｐ２，Ｐ３およびＰ４にはそれぞれＰ／，ＰＩ，Ｐｆ
およびＰ４′が対応して、これら対応する一対が同時に
捕捉点となる）の位置は図示のようになる。転送路乃至
小ループＭｊ，ｍｊ−１内のバブルがそれぞれ交叉開口
パタン３ｂの孔縁下の捕捉点Ｐｌ，Ｐ／に到達したとき
に、第一、第二層導体膜３，５と平面的重なり関係にあ
るゲート匍脚導体２０にゲート電流ＩＧを第９Ｂ図示の
タイミングで印加すれば、各バブルは夫々相手方の転送
路乃至小ループに移り、同時入れ替え動作即ちスワツプ
動作が起きて、ＭｊおよびＭｊ−１間での情報の入れ換
えがなされる。スワツプ動作を第１０図に即して更に詳
しく説明すると、スロツトを境として上側のループにあ
るバブルＢと下側のループにあるバブルＢ′がコーナー
部のＰ４−Ｐ１間およびＰ４′−Ｐ１惰（バブル捕捉点
の位置については第９Ａ図と同じである）に達したとき
に、第９Ｂ図示のゲート電流パルスＩＧｌをバブルを拡
大する方向に印加すればバブルＢおよびＢ′は拡大され
て、Ａ−２図（タイムシーケンス上では第１０Ｂ図中の
２に対応する）示の状態となる。

続いて、Ｐ２およびＰ２′にバブル捕捉点が形成された
―間に第９Ｂ図示のタイミングで逆極性のゲート電流パ
ルスＩＧ２を印加すれば、バブルＢ，甘はそれぞれＰ２
′，Ｐ２に移動しながら急激に縮小し（Ａ−３の状態；
Ｂ図の３に対応する）、最終的には安定形状である円形
に戻る（Ａ４の状態；Ｂ図の４に対応する）。この一連
の動作において、もし上下ループの対応する位置のいず
れか一方又は両方にバブルが無い場合には（即ち情報の
′Ｏ″が保持されている場合には）、Ｂ又はＢ′の位置
に仮想的にゞ空２のバブルが存在すると考えることによ
つて、上記と同様にして、ゞ空７のバブルが移動するこ
とが確かめられる。この結果、前述のように上のループ
のバブルＢの下のループに、下のループのバブルＢＩは
上のループにそれぞれ同時に移動して、ループ間での情
報の入れ換え、即ちスワツプ動作が行なわれる。一方、
ゲート電流１Ｇを印加しなければ、各バブルがスロツト
を横切つて移動することがないので、各転送路乃至小ル
ープ内の伝搬動作となる。尚、一般的には第９，１０図
示のように、このスワツプ・ゲートではそのゲート制御
導体２０はスロツト３０，３１を挟んで対向し、横方向
に伸びる一対の往復導体部材２０ａ，２０ｂで構成され
るのが普通である。次にリプリケート・ゲートについて
説明するが、スワツプ・ゲートと同様の構成子には先と
同一の符号を付して説明する。

一方の転送路乃至小ループＭｊ上を→Ｐ１→Ｐ２→Ｐ３
→Ｐ４→・・・・・・・・・と進んできたバブルがスロ
ツト３０，３１で切り欠かれた平行開口パタン対３ｃ，
５ｃの中、一方の孔縁下Ｐ１に封着した時に、ゲート制
御導体２１（一般にこれも往復導体部材２１ａ，２１ｂ
より成る）に第１１Ｂ図示のタイミングで、バブノを拡
大せしめる方向の電流１Ｇ１を印加すると、バブルＢは
Ｍｊ上の捕捉点Ｐ１と他の転送路Ｍ上の捕捉点Ｐ／間に
跨がるように拡大する（第１２Ａ図Ａ２の状態；第１２
Ｂ図示タイムシーケンス上の位置２に対応する）。この
バブルＢは、転送路駆動電流の位相に従つてこの大きさ
のまま次の捕捉点Ｐ２，Ｐ２′に移行するが、この時に
ゲート匍脚導体２１にバブルを消滅せしめる方向の電流
１Ｇ２を第１１Ｂ図示のタイミングで印加すれば、引き
伸ばされていたバブルＢはその中央部近傍で二つに分断
される（第１２Ａ図Ａ−３の状態：第１２Ｂ図示タイム
シーケンス上の位置３に対応する）。これら二つの部分
は自然に安定形状である円形に戻るので、各転送路上に
はそれぞれバブルＢ，Ｂ′が出現する（第１２Ａ図Ａ−
４の状態：第１２Ｂ図示タイムシーケンス上の位置４に
対応する）。もし最初にバブルが無ければ、上記のシー
ケンスによつて新たにバブルが生成されることがない。
即ち、このゲートにより、上のループｍ・と全く同）
）Ｊじ情報
パタンが下のループＭ上に複製される。以上見てきたよ
うに、このゲートでは情報の複製が可能であり、読み出
しに際しては源情報を常に元の記憶場所に保持しておく
ことができるため、動作終了後に情報を元の位置に戻す
手間が省け、その分メモリ動作が効率化するという利点
、および検出器で誤動作が生じて情報が消滅した際に、
源情報を再び複製することによつて再読み出しが可能で
あるという利点をもつ。本発明を多分割型チツプに適用
した実施例を第１３〜１５図に示す。

これらはいずれも１チツプ上に二つの入力、出力ポート
を設けたものであるが、これら二つの入、出力ポートを
含む入出力行領域における開口パタン配置を、その伝搬
方向が互いに逆向きとなるように設定すると共に、発生
器および検出器と開口パタンとの相対配置を、二つの入
出力ポートの動作タイミングが互いにπだけずれるよう
に設定したものである。これは具体的には次のようにし
て実現される。まず、入力ポートについては、発生器Ｇ
／を構成する導体および開口パタン配置を第３Ａ図示の
ようにする一方、ＧＩを構成するヘアピン導体を第３Ｄ
図示の配置にした後、転送路開口パタン配置を第３図で
第一層導体膜の開口と第二層導体膜の開口を入れ換えた
ものとする。また出力ポートについても、同様に検出器
Ｄ（を第４図示ｄ１の位置に配置し、その近傍の開口パ
タンを第４図示のように配置する一方、Ｄ２′について
は、これを第４図中Ｄ４の位置に配置した後、開口パタ
ン配置を第４図で第一層導体膜の開口と第二層導体膜の
開口を入れ換えたものとする。この結果、二つの入力又
は出力ポート間の動作タイミングがπだけずれるので、
第一の実施例と同様にして、第５図示の従来例に比べて
ほぼ２倍のデータ転送レートを得ることができる。

尚、第１４図の実施例以外はすべて二つの互いに独立な
メジヤ一・マイナ一構成より成るが、第１４図示の例で
もマイナ一・ループを中央部で分断し、破線のような構
成にすることによつて同様な構成をとることも可能であ
る。また、第１３〜１５図示の実施例では入出力行領域
と、記憶領域を形成する複数個の行領域とを連続する導
体としているが、これらを分割して別個に駆動すること
も可能である。この場合には、チップ全体の消費電力、
即ちチツプ上での発熱を低減できるという利点がある。
尚、以上では導体膜行領域数が７割の場合を例示して説
明したが、この数は任意でよく、その場合にもバブル検
出器および発生器と転送パタンの相対配置等に同様の工
夫を施すことによつて同等の効果をあげることができる
。また、入出力制御用周辺回路としても第７Ａ，８Ａ図
示のものを例にとつて説明したが、同様の機能を有する
ものであれば、これ以外のもの、例えば直並列、並直列
変換器等を用いたものであつてもあるいはその他のもの
であつてもよい。以上詳記のように本発明によれば、従
来と同一周波数の転送路駆動電流およびバブル材料を用
いても、より高いデータ転送レートを実現できるので、
高速性を要求されるような用途に対しても充分に対処で
きるようになり、適応分野および利用の拡大が期待でき
る。

【図面の簡単な説明】

第１図は二層導体膜磁気バブル転送路の基本構成部分の
分解斜視図、第２Ａ，Ｂ，Ｃ図はそれぞれ第１図示転送
路の駆動電流シーケンス、バブル発生器の駆動電流、お
よび検出器からの出力電圧の各説明図、第３図は発生器
を構成するヘアピン導体と転送路開口パタンの相対配置
の説明図、第４図は検出器を構成するパーマロイ薄膜と
検出器近傍の開口パタンの形状および相対配置の説明図
、第５図は従来の二層導体バブルメモリのチツプの構成
図、第６図は本発明第一の実施例の概略構成図、第７Ａ
，Ｂ図は第一実施例の入力部制御回路の一例の構成図及
びその各部信号パルスのタイムシーケンス図、第８Ａ，
Ｂ図は同じく第一実施例の出力部制御回路の一例の構成
図及びその各部信号パルスのタイムシーケンス図、第９
Ａ，Ｂ図はスワツプ・ゲートの一例の構成図とゲート電
流パルスシーケンス図、第１０Ａ，Ｂ図は第９図示スワ
ツプ・ゲートの動作推移とこれに対応するタイムシーケ
ンス上の時刻の説明図、第１１Ａ，Ｂ図はリプリケート
・ゲートの一例の構成図とそのゲート制御パルスの説明
図、第１２Ａ，Ｂ図は第１１図示リプリケート・ゲート
の動作推移とこれに対応するタイムシーケンス上の時刻
の説明図、第１３図は本発明第二の実施例の概略構成図
、第１４図は本発明第三の実施例の概略構成図、第１５
図は本発明第四の実施例の概略構成図、である。

Claims

【特許請求の範囲】

１磁気バブルを担う基板膜上の二層導体膜に形成した
開口パタンにより上記磁気バブルの転送路を構成し、該
転送路により記憶領域を形成して成る磁気バブルメモリ
チップの該記憶領域への入出力方式であつて、上記記憶
領域に対し、複数の入力ポート及び複数の出力ポートを
備えさせ、該入力ポート同志及び出力ポート同志の動作
タイミングを所定の位相だけずらすことにより、該複数
の入力ポート及び複数の出力ポートを並列的に動作させ
ることを特徴とする磁気バブルメモリチップにおける入
出力方式。