JPS5930292B2

JPS5930292B2 - ソウチカンケツゴウホウシキ

Info

Publication number: JPS5930292B2
Application number: JP15112675A
Authority: JP
Inventors: 直哉大野
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1975-12-17
Filing date: 1975-12-17
Publication date: 1984-07-26
Also published as: JPS5274244A

Description

【発明の詳細な説明】本発明は、情報処理装置における複数台の処理装置間の
結合方式に関するもので、更に詳しくいえば、複数台の
処理装置と複数台の被処理装置の間を複数本のバスで結
合するマルチボード・マルチバス方式に関する。

複数台の処理装置Ｒ、、Ｒ２、Ｒ３、・・・Ｒｉと複数
台の被処理装置５１、５２・・・Ｓ』を結合する方式と
して、これまで、いくつかの方式が提案されている。

たとえば、第１図はマルチポート方式とよばれるもので
、各装置には、複数個のポートが設けられ、各装置のポ
ートとポートをバスで結合することにより、装置間の結
合が行なわれる。

この方式においては、要求が同一の被処理装置に重なら
ないかぎり、同時に複数の処理を並列に行なうことがで
きるという長所があるが、バスの量が大きくなり、用意
されたポート数以上の装置を結合することができないと
いう欠点がある。第２図は、クロスポイント方式とよば
れるもので、装置間の結合は、クロスポイントとよばれ
るスイッチングマトリクスを介して行なわれる。

この方式においては、結合のためのバスは少くてすむ反
面、クロスポイントの実現のため多くのハードウェアを
必要とし、クロスポイントの入力数により接続される装
置数が限定され、クロスポイントの制御も複雑になると
いう欠点をもつ。第３図は、ユニバス方式とよばれるも
ので、バスが少量ですみ、接続される処理装置の台数は
任意にとれるという長所がある反面、同時には一つの処
理しか行なうことができないという欠点がある。

また、ユニバス方式においても従来のバスアＪ −ビタ
を用いる方法では、各要求元からアービタに要欠信号線
を接続し、アービタはこれらの要求信号線からの要求信
号を要求のタイミング、要求元の優先順位等を考慮して
、割当て先を決定する必要があり、制御回路が複雑にな
るという欠点が；あつた。また、バス自体をタイムス
ロットで分割し、特定のタイミングをある装置に割当て
るという方式も行われているが、この方式においては、
バスの有効利用が行えないばかりでなく、処理に要する
時間が不定の場合等には、正常な動作が行われなくなる
という欠点がぁる。

第４図は、マルチポート・マルチバスとよばれるもので
、各装置は複数のポートをもち、各ポートにバスが接続
される。

装置間の通信は、各装置に接続された複数のバスのうち
、現在空いているバスを介して行なわれる。従つて、こ
の方式においては、比較的少量のバスで、しかも、最大
、バスの本数に等しい並列動作が可能であり、また接続
される処理装置の台数が任意にとれるという長所ももつ
が、バスを割り当てるための制御がユニバスの場合に比
べて更に複雑になるという欠点がある。またバス自体を
タイムスロツトに分割し、特定のタイミングをある装置
に割り当てるという方式も行なわれているが、この方式
においては、処理に要する時間が不定の場合等には、正
常な動作が行なわれなくなるという欠点がある。

従つて、本発明の目的は、比較的少量のバスにより、し
かも最大、バスの本数に等しい並列動作を可能とするマ
ルチポート・マルチバス方式を実現する手段を与えるこ
とにある。

本発明は、ユニバス方式・マルチボート・マルチバス方
式において、各バス毎に、そのバスが空き状態にあるか
どうかを示すビジー信号線を設け、さらに各ビジー信号
線に、それに接続される処理装置が、バスに対する要求
を出し得るタイミングを割り当てることにより、バスの
割り当てを容易に行ない得るようにしたものである。

本発明により、従来のアービタ方式に比べて各要求元か
らの要求の競合の解決のための制御回路が簡単化される
だけでなく、制御信号線も少くてすむことになり、かつ
、従来のバス自体をタイムスライスで使５用する場合に
くらべてバスの使用効率を向上できることになる。第５
図は本発明の一実施例を示し、本実施例においては、処
理装置として３台の中央処理装置ＣＰＵｌ〜ＣＰＵ３、
被処理装置として４台のメ・モリモジユールＭＭｌ〜
ＭＭ４を想定しており、複数のＣＰＵと複数のＭＭとの
間は２本のバスＢｌ，Ｂ２で接続されている。

第６図に示すように各バス、たとえばＢ１は、メモリの
アドレスＭＭに送るためのアドレスバスＡＢｌ，ＣＰＵ
（！：ＭＭ間のデータ転送のためのデータバスＤＢｌ、
バスＢ１がビジー状態であることを示すビジー信号線Ｓ
Ｂｌ（ビジー状態のとき値“Ｏ゛をとるとする）、メモ
リへのアクセスが完了したことを示す完了信号線ＳＲｌ
からなる。

また、第５図に示す各ＣＰＵ（第６図では１で示される
）は、ＣＰＵ本体３および結合インタフエイス部２より
構成される。次に、第６図および第７図により本実施例
における動作を説明する。

本実施例においては、各ビジー信号線ＳＢｌ，ＳＢ２は
、１２個のタイミングＴ１〜Ｔｌ２に分割されており、
各ＣＰＵは、このタイミングに対応して１２個のスイツ
チＷ１〜Ｗｌ２をもつている。

各スイツチＷｌ，Ｗ２，・・・Ｗｌ２の一端は、１２ビ
ツトのリングカウンタ４の各段の出力Ｔ，，ｔ２，・・
・Ｔｌ２に接続されている。リングカウンタ４は、クロ
ツク信号Ｔａで駆動される１２ビツトのシフトレジスタ
で、そのうちの１ビツトだけが値１をもつように構成さ
れている。スイツチＷｌ，Ｗ２，・・・Ｗｌ２の他端は
オアゲート５に入力されている。

スイツチＷｌ，Ｗ２，・・・Ｗｌ２のうち、適当なスイ
ツチをオンにしておくことにより、スイツチがオンであ
るクロツクにおいてオアゲート５のタイミング出力Ｔが
“１１になる。本実施例においては、たとえば、ＣＰＵ
ｌのスイツチはＷｌ，Ｗ４，Ｗ７，ＷｌＯがオンになつ
ており、第７図に示すようにＣＰＵｌのタイミング出力
Ｔ１は、Ｔｌ，Ｔ４，Ｔ７，ＴｌＯで“１”を出力する
。同様に、ＣＰＵ２，ＣＰＵ３に対するタイミング出力
Ｔ２，Ｔ３は、第７図に示すようになる。あるタイミン
グ（第７図Ｔ，）で、各ＣＰＵ〔ＣＰＵｌ〜ＣＰＵ３〕
が、メモリモジユールに対してアクセス要求を出し、リ
クエスト信号Ｒｌ，Ｒ２，Ｒ３を１にしたとする。次の
タイミングＴ２においては、ＣＰＵ２のタイミング出力
Ｔ２だけが１になつており、Ｔ２においては、ＣＰＵ２
だけがバスのビジーのチエツクができることになる。タ
イミングＴ２の始めの時点では、バス１、バス２とも、
空き状態で、従つて、ビジー信号線ＳＢｌ，ＳＢ２は“
１”であり、選択回路８の２つの入力にはアンドゲート
９，１０を介して、ともに“１”が入力される。選択回
路８はどちらかの入力が″１″のとき対応する出力を“
１″にしともに″１１のときには定められた一方の出力
（本実施例ではバス１に対応する出力）が“１”になり
、空き信号Ａを“１″にする。入力がともにＯのときに
は、空き信号Ａは“Ｏ”のままとなる。従つて、ＣＰＵ
２の空き信号Ａ２は１が出力され（第７図Ｔ２）Ｃｐｕ
本体３に要求が受付けられたことを示し、選択回路の２
つの出力のうち、アンドゲート６に対応する出力には“
１″が、７に対応する出力には“０１が出力される。

アンドゲート６，７の一方の入力には、要求信号Ｒとし
て１が印加されているので、Ｄ−フリツプフロツプＦＦ
ｌのＤ入力には“１１が、ＦＦ２のＤ入力には″０１が
印加され、この値がクロツク信号Ｔｂの立上りで、各フ
リツプフロツプにセツトされ、この出力がナンドゲー口
１，１２を介して、バス１およびバス２のビジー信号線
ＳＢｌ，ＳＢ２に印加され、これにより、バス１は、ビ
ジー状態にされる。（第７図Ｔ３）。また、ＦＦｌ，Ｆ
Ｆ２の出力は、バス切換ゲートＸｌ，Ｘ２にも接続され
ており、フリツプフロツプが″１１の場合、対応するバ
スとＣＰＵ本体とが接続され、ＣＰＵ２がバス１Ｂ１に
接続される。

ＣＰＵ２のＣＰＵ本体３は、空き信号Ａにより、アクセ
ス要求が受付けられたことを検知すると、アクセス要求
線Ｒを″０″にするとともに、選択されたバスＢ１を介
してメモリに対してアクセスを行なう。

メモリに対するアクセス要求が終了するとメモリモジユ
ールは、使用したバスＢ１の完了信号線ＳＲｌに完了パ
ルス″０゛を印加する。

（タイミングＴ４）各バスの完了信号線は、結合インタ
フエイス部の各バスに対応するフリツプフロツプのりセ
ツト信号に印加されており、これにより、ＣＰＵ２のフ
リツプフロツプＦＦｌは″０″にりセツトされ、従つて
、バス１は空き状態に戻される。同様に、次のタイミン
グＴ２においては、ＣＰＵ３に対応するＴ３が１で、こ
のときバス２は空き状態であるので、バス２がＣＰＵ３
に割り当てられる。

ＣＰＵｌに対しては、バス１が空き状態になつた後、は
じめてＴ１が“１１になるタイミング即ちＴｌＯまで要
求の受付けが延ばされることになる。以上本発明の一実
施例における構成および動作を説明したが、本実施例に
おいては、アドレスおよびデータに対するストローブ信
号線は、アドレスバス、データバスに各々含まれている
としている。

また、同時に２台のＣＰＵから同じメモリモジユールに
対しアクセス要求があつた場合にはメモリモジユール側
で、そのどちらか一方の要求を受付けるような制御がな
されるとする。また、本実施例においては、ＣＰＵの台
数は３台、メモリモジユールの台数は４台、バスは２本
としたが、これと異なる構成をとることが可能なことは
いうまでもないであろう。

本実施例における結合インタフエイス部は、第６図に示
すような構成としたが、前述の機能を果す限り、他の構
成をとることも可能であり、たとえば、接続されるバス
の本数が２よりも大きい場合には、対応して回路が追加
されるであろう。

バスの本数は、ＣＰＵ（！：．ＭＭの間で同時にアクセ
スが発生する最大の期待値、バス、結合インタフエイス
部のコスト等により決定されるであろう。また本実施例
においては、各ＣＰＵが、バスを要求できるタイミング
は、１２個のスイツチにより選択されるが、各バス毎に
１２個のスイツチを設け、各バス毎に異なるタイミング
で使用要求ができるように構成することも可能である。
また、各ＣＰＵがアクセス要求のできるタイミング信号
の発生回路としては、各ＣＰＵの要求タイミングが重な
らないようにできるかぎりどのように構成してもよく、
たとえば、カウンタによりＣＰＵの台数ｎに等しいｎタ
イミングに１回のタイミングを発生するようにすること
が可能である。

また、本発明の実施に際しては、ビジー信号バスの各Ｃ
ＰＵへの割り当てのクロツクタイムは、各ＣＰＵが割り
当てられた時間で、空き状態を検出し、これをビジー状
態にし、次のタイミングで他のＣＰＵが、ビジー状態に
なつたことが検出できるかぎり短くすることが望ましく
、このためにビジー信号線に接続されるゲートを、他の
バスのゲートに比べて高速化するような手法も用いられ
るであろう。また、本実施例においては、アドレスバス
、データバスともに同時にあるＬＰＵで専有されるとし
たが、各メモリモジユールにアドレスラツチ、データラ
ツチを設け、アドレス情報、データ情報を同一のバスで
転送したり、あるいは、アドレスバス、データバス毎に
ビジー信号線を設け、独立に割り当ての制御を行なうこ
とも可能である。

【図面の簡単な説明】

第１図、第２図、第３図および第４図は、装置間の結合
のためのマルチポート方式、クロスポイント方式、ユニ
バス方式およびマルチポート・マルチバス方式を示し、
Ｒｌ，Ｒ２，・・・Ｒｉは処理装置、Ｓｌ，Ｓ２，・・
・Ｓｊは被処理装置を示す。

Claims

【特許請求の範囲】

１複数台の処理装置と複数台の被処理装置とそれらを
結ぶ複数のバスとから構成され、各バスが使用可能かど
うかを示すビジイ信号線はそれを各処理装置が、ビジイ
状態にできるタイミングが定められており、ある処理装
置からある被処理装置に対してアクセス要求があつた場
合に前記複数のバスのビジイ信号線が要求を出した処理
装置に割り当てられたタイミングにおいて空き状態であ
るかどうかを検出し、空き状態であることが検出された
バスの一つを選択し、選択されたバスのビジイ信号線を
同一のタイミング内にビジイ状態にセットした後、選択
されたバスを用いて、被処理装置に対してアクセスを行
なうようにしたことを特徴とする装置間結合方式。