JPS5875232A - 多重取出しバス・サイクル操作を与えるシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 不発明の装置は、データ処理システムに関し、特に共萌
の入出力バスの至る所で行われるデータ処理操作に関す
る。

共通バスの至る所に結合された核数個の装置を有するシ
ステムにおいて、情報の双方向の転送がこのような装置
間に与えることができる整然としたシステムが設けられ
ねばならない。この問題は、このような装置が例えば１
個以上のデータ・プロセサ、１個以上の記憶装置、およ
び磁気テープ記憶装置、ディスク記憶装置、カード読取
り装置等のｑ！ｒ棟のタイプの周辺装置を含む時、更に
複雑になる。

このようなシステムを相互に連絡するため種々の方法お
よび装置が従来技術において公知である。

このような従来技術のシステムは、共通のデータ・バス
経路を有するものから１重々の装置間に専用の経路を有
するもの迄種類がある。このようなシステムは又、バス
・タイプと組合せて同期操作又は非同期操作のいずれか
のための機能を有する。このようなシステムのあるもの
は、このような装置が接続されあるいは作用する方法と
は無関係に、例えば転送が中央プロセサ以外の装置間の
場合でさえバス上のこのようなデータ転送に対し中央プ
ロセサの制御を必要とする。更に、このようなシステム
は、通常各種の・ξリテイ検資装置、優先順位機構、お
よび割込み構造を含むものである。このような構造形式
は米国特許第３，８６６．１８１号に示されている。別
のものは米国特許第３，６７６，８６０号に示される。

共通バスを使用するデータ処理システムは、米国％許諾
６，８１５，０９９号に示されろ。このようなシステム
におけろアト９レス指定縁作が行われる方法と共に、例
えば諸装置のいずれか１つがデータ転送を制御し得ろ方
法は、システムの構成、即ち共通バスがあるか、その操
作が同期型か非同期型か、等に依存している。システム
の応答能力および処理能力は、非常にこれ等の柚々の構
成に依存するのである。

ある特定の構造形式が米国特許第３，９９３．９８１号
、同第５，９９５，２５８号、同第６，９９７，８９６
号、第４，０００，４８５号、同第４，００１，７９０
号、同第４，０３０，０７５号に示されているが、これ
等は非同期的に作用する共通バスを記載している。本発
明は、これ等の改良であって、システムの処理能力は、
共通データ・バス上のある装置をして、共通データ・バ
ス上の別の装置が要求側の装置に情報の多数ワード８を
与えること、を要求させることにより改善される。不発
明は、単一のバス・サイクルにおいて多数ワード要求が
行なわれるようにし、かつ一連の応答バス・サイクルに
おいて要求した情報が提供されるようにする。この方法
は、さもなければ必要となる多数のバス要求サイクルを
減少することによってシステム処理能力す増強するもの
である。他のデータ処理システムは、多重ワード５の要
求を可能にするものであるが、データ・バスは１つの応
答サイクルにおいて戻されるべきワード数と同じ巾を持
つべきことを必要とする。本発明においては、共通のデ
ータ・バスは唯１つのワードの巾を必要とするに過ぎず
、多数応答サイクルは各応答サイクルの間要求された情
報の１ヲードを送出するため提供される。

従って、本発明の主な目的は、１つのバス・サイクルの
間ある装置が、一連の応答バス・サイクルの量刑の装置
により情報の多数ワードが送出されることを要求する、
ことを許容する方法で１つの共通バスに接続される中央
プロセサを含む複数個の装置を有する改良されたデータ
処理システムの提供にある。

不発明の前述の目的および他の目的は、非同期的に生成
された情報転送サイクル間にどれか２つの装置間で共通
バスを介して情報を転送するよう結合された複数個の装
置からなるシステムの提供によって達成される。これ等
の装置の第１のものは、第１の転送サイクルの間第１情
報を前記複数個の装置の第２のものへ転送するのを可能
にするための手段を含む。このような第１の情報は、複
数の別の転送サイクルの間第１の装置へ情報を転送する
旨の第２の装置に対する要求を表示する。

第１の転送サイクルに続く時点で非同期的に生成される
一連の後の転送サイクルの間、要求された情報を第１の
装置へ転送するのを第１の情報に応答して可能にする手
段が第２の装置内に含まれろ。

第１の転送サイクルおよび最後の転送サイクルが生成さ
れる時点間に生成される任意の転送サイクルの間第１と
第２の装置を除く任意の２つの装置間の情報の転送を可
能にするための別の手段が各装置に設けられる。

好ましい実施例の詳細説明 不発明の共通バスは、システム内の２つの！［間の通信
経路を提供する。このバスは非同期構造であって、バス
に接続された種々の速度の諸装置が同一のシステム内で
効率的に作用できるようにする。本発明に使用されるバ
スの構成は、記憶転送、割込み、データ・状態および指
令の転送を含む通信を許容する。典型的なシステムの全
体的構成は第１図に示される。

バス要求および応答サイクル バスは、共通の（共有された）信号経路を介しである時
点でどの２つの装置でも相互に連絡できるようにする。

連絡を所望する装置はどれも１っのバス・サイクルを要
求する。このバス・サイクルが与えられると、前記装置
はマスターとなってシステム内の他のどんな装置でもス
レーブ装置としてアドレス指定できる。殆んどの転送は
マスターからスレーブの方間に生じる。あるタイプのバ
ス交換は１つの応答サイクル（例えば、単一取出しのメ
モリー読出し）を必要とする。１つの応答サイクルが要
求される場合、要求側はマスターの役割をとり、応答を
要求することを表示し、自身の識別をスレーブに対し示
す。要求した情報が使用可能となると（スレーブ応答時
間に依存）、スレーブはマスターの役目をとり、要求側
装置に対する転送を開始てる。これにより、この事例で
２つのバス・サイクルを要した１つの取出し交換を完了
する。これ等２つのサイクル間（要求サイクルと応答サ
イクル）のバスの介在時間は、これ等２個の装置を含ま
ない他のシステム・トラフィックに使用できる。

あるタイプのバス交換は、２つの応答サイクル（例えば
、２重取出しのメモリー読出し）を必要とする。２つの
応答サイクルが要求される場合、要求側の装置はマスタ
ーの役割をとり、２つの応答（転送される各ワードニ対
して１つの応答）が要求されることを２重取出し標識を
セットすることにより表示し、そしてそれ自体の識別を
スレーブに対して示す。第１の応答サイクルを開始する
前に、スレーブ装置は情報の第１および第２の両ワード
が応答装置（スレーブ）円に存在することを検査する。

要求した情報の第１のワードが使用可能となる時（スレ
ーブ応答時間に依存）、スレーブ装置はマスターの役割
をとり、要求側の装置に対する転送を開始する。もし両
方のワードが第１の応答サイクルの間応答装置にあれば
、応答装置は、要求側の装置に対して、再び２重取出し
標識をセットすることにより、これが２つの応答サイク
ルの第１の応答サイクルであり、かつ第２の応答サイク
ルがこれに続くことを表示する。要求した情報の第２の
ワードが使用可能となる時、ス　　　　　　″・レープ
は再びマスターの役割をとって要求側の装置に対する転
送を開始する。第２の応答サイクルの間、応答装置１・
′ｊ、２重取出し標識をセットせず、これによって要求
側の装置に対しこれが最後の応答サイクルであることを
表示する。これにより、この場合は６つのバス・サイク
ルを要する２重取出し交換操作を完了する。これ等の６
つのサイクルの円どの２つの間のバスの介在時間もこれ
等２つの装置を含まない他のトラフィックのために使用
できる。

応答側の装置に第１のワードのみが存在する２重取出し
要求の場合、情報が使用可能となると、応答側の装置は
１つの応答サイクルで返答し、この場合２重取出し標識
がセットされず、要求側の装置に対して第１の応答サイ
クルが最後の応答サイクルとなることを表示する。この
ため、こθ）場合に２つのバス・サイクル（１つの要求
サイクルと１つの応答サイクル）を要した交換操作を完
了する。もしこの２種取出し要求を発生した装置が依然
として情報の第２ワードを所望するならば、その要求側
の装置は、要求サイクルを開始しなければならず、そし
てメモリー読出しの場合には所望の第２ワードのアドレ
スを与えなければならない。単一取出し要求又は２重取
出し要求のいずれでもよいこの第２の要求に対しては、
第２の要求において要求された情報の第１ワードを含む
スレーブ装置が応答する。

１つのマスターは、バス上の他のどの装置でもスレーブ
としてアドレス指定することができる。

このマスターは、アドレス・リード上にスレーブ・アト
ゝレスをおくことによってこの操作を行う。例えば２４
のアドレス・リードがあって、これはメモリー照合信号
（ＢＳＭＲＥＦ　）と呼ばれる付随する制御リート５の
状態に従って２つの解釈の円いずれかをとり得る。メモ
リー照合信号が２進数零であれば、第２図のフォーマッ
トは、２４番目のアドレス・リードが最下位ビットであ
るようなアドレス・ＩＪ−トゝに適用する。不文におい
て用いる如く、２進数零および２進数１なろ語はそれぞ
れ電気信号のローおよびハイの状態を表示する。もしメ
モリー照合信号が２進数１ならば、第６図に示す如き２
４ビツトに対するフォーマットが適合する。

一般に、メモリーがアドレス指定される時、バスは２２
４迄のバイトをメモリーにおいて直接アト９レス指定で
きるようにする。もし複数の装置が制御情報、データ又
は割込みを送っている時、これ等装置はチャネル番号に
より相互をアドレス指定する。このチャネル番号は、バ
スにより２　迄のチャネルのアト９レス指定を可能にす
る。チャネル番号と共に、この転送が２　迄の可能な機
能のどれを意味するかを指定する６ビツトの機能コード
が送られる。

マスターがスレーブからの応答サイクルを要求する時、
マスターは、ＢＳＷＲＩＴＥ−で示される制御Ｉ）−１
−゛の１つの状態（読出し指令）によりこのことをスレ
ーブに表示する（他の状態は応答を必要としない、即ち
書込み指令）。この場合、マスターはそれ自体の識別を
あるチャネル番号によりスレーブに力えろ。データ・リ
ートゝは、バス・アドレス・リードとは反対に、第４図
のフォーマットに従って符号化されて、スレーブから応
答が要求される時マスターの識別を表示する。応答サイ
クルは、非メモリー照合転送により要求側に指向される
。第２の半パス・サイクル（ＢＳＳＨＢＣ−）として示
される制御リードは使用可能の状態にされてこれが待機
されたサイクルであることを表示する（別の装置からの
要求されない転送に比較して）。マスターがあるスレー
ブから２重取出しを要求する時、マスターはこのことを
ＢＳＤＢＰＬ−で示されろ制（ｉｌ　１Ｊ−１の１つの
状態によってスレーブに対し表示する（その他の状態は
２重取出しを要求しない、即ち単一取出し）。スレーブ
がマスターの要求に応答する時、この同じ制御ＩＪ　−
１−’（ＢＳＤＢＰＬ−）の１つの状態を用いて、この
応答サイクルが２つの応答サイクルの第１の応答サイク
ルであることを要求側の装置に対して表示する（その他
の状態はこれが２Ｍ取出し操作の最後の応答サイクルで
あることを表示する）。

分配されたタイ遮断回路網は、バス・サイクルを与えか
つバスの使用のための同時の要求を解消する機能を与え
る。優先順位はバスの物理的位置に基いて与えられ、最
上位の優先順位は、バスの最初の装置に与えられろ。タ
イ遮断機能を行うロジック回路がバスに接続された全て
の装置に分布され、これについては米国特許第４．０５
０，０７５号に記載されており、又その改良については
米国特許出願第７５４，４８０号（米国特許第４，０９
６，５６９号）に記載されており、これ等の米国特許お
よび米国特許出願は本文に参考のために引用されている
。ある典型的なシステムにおいては、メモリーは最も上
位の優先順位が力えられ、中央プロセサは最下位の順位
が与えられ、他の装置はその性能の要件に基いて位置付
けされろ。中央プロセサに対するタイ遮断機能を行うロ
ジック回路は第８図に、又メモリーに対するそれは第９
図に示される。

このように、第１図においては、本発明の典型的なシス
テムはメモＩＪ−１−２０２乃至Ｎ−２０４（最上位の
優先順位を有する）と結合され、又最下位の順位を有す
る中央プロセサ２０６と結合された多重回線バス２００
を営んでいろ。又、バスに接続されるものは、例えば科
学計算装置２０８および種々のコントローラ２１０．２
１２．２１４が含まれろ。コントローラ２１０は、例え
ば４　（１ａのユニット・レコード８周辺装置２１６を
制御するよう結合される。コントローラ２１２はモデム
（ＭＯＤＥＭ）装置を介して通信制御を行うために用い
られるが、コントローラ２１４はテープ周辺装置２１８
又はディスク周辺装置２２０の如き大容量記憶装置の制
御に使用することができろ。前述の如く、バス２００と
結合された諸装置のいずれもバスに接続された１つのメ
モリー又に他のどんな装置でもアドレス指定することが
できる。このように、テープ周辺装置１２８はコントロ
ーラ２１４を介してメモリー２０２をアト９レス指定す
ることができる。

以下に更に論述するように、バスと直接接続されたこの
ような装置は各々、米国特許第４，０６０，０７５号に
示され論述され、その改良については米国特許出願第７
５４，４８０　号に記載されたタイ遮断ロジック回路を
昔み、このような装置は各々、典型的な２重取出しメモ
リー・アドレス・ロジック回路に対しては第９図および
第９Ａ図に関し、又典型的な２重取出し中央プロセサ・
アトゝレス・ロジン＼ り回路に対しては第１１図および第１１Ａ図に関して論
述されるよりなアト゛レス・ロジック回路を含んでいろ
。典型的な基本装置コントローラに対するアドレス・ロ
ジック回路は又米国特許第４．０３０，０７５号におい
て論述される。装置２１６．２１８および２２０の如き
バスに接続される直接接続されない装置も又タイ遮断用
ロジック回路を有する。

チャネル番号は、メモリー・アトゝレスにより識別され
るメモリー・タイプの処理素子を除いて、特定のシステ
ムにおけろ各終点に対し存在する。

チャネル番号はこのような各装置に対して割当てられる
。完全な２重装置は、半２重装置と共に、２つのチャネ
ル番号を用いる。出力専用装置又は入力専用装置はそれ
ぞれ１つのチャネル番号のみを使用する。チャネル番号
は容易に変更でき、従って１つ以上の１０進ロータリ・
スイッチ（つまみ型スイッチ）をそれぞれバスに接続さ
れた装置のアトＶスを表示又はセットするために使用す
ることができる。このように、あるシステムを構成する
時、特定のシステムに適当となるようにバスに接続され
た特定の装置に対してチャネル番号が表示される。多重
入出力（Ｉｌｏ）ポートを有する装置は一般に１ブロツ
クの連続チャネル番号を必要とする。例えば、４ポート
の装置は、ロータリ・スイッチを用いてチャネル番号の
上位の７ビツトを割当て、その下位の６ビツトを用いて
ポート番号を規定しかつ出力ポートから入力ポートを識
別する。スレーブ装置のチャネル番号は、第６図に示す
如く全ての非メモリー転送に対するアドレス・バス上に
生じる。各装置は、この番号をそれ自体の内部で記憶さ
れた番号（ロータリ・スイッチにより内部に記憶される
）と比較する。比較操作を実行する装置は、定義により
スレーブであり、このサイクルに応答しなければならな
い。一般に、１つのシステムにおけるどの２つの点も同
じチャネル番号に割当てられない。第３図に示す如く、
　　　　　　　□・：・特定のバス即ちＩ１０機能が非
メモリー転送のためバス・アドレス・リードのビット１
８乃至２６により表示される如〈実施することができる
。機能コードは出力又は入力操作を表示できる。全ての
奇数機能コードは出力転送（書込み）を表示し、偶数の
機能コードは入力転送要求（読出し）を表示する。例え
ば、機能コード０［］（イベース６）は単一取出しのメ
モリー読出しを表示するのに使用され、機能コード２０
（ベース１６）は２重取出しの読出し操作を表示するた
め使用される。中央プロセサは、入出力指令に関し６ビ
ツトの機能コード・フィールドの最下位のビット２６を
検査し、そして方向を指示するためバス・リードを使用
する。

種々の出力および入力機能が存在する。出力機能の１つ
は、あるデータ量例えば１６ビツトをバスからチャネル
にコードする一指令である。個々のデータ・ビットの意
味は具体的な構成要素であるが、データ量は具体的な構
成要素の機能性に従って記憶され、送出され、転送され
るデータを意味するように選択される。別のこのような
出力機能は、例えば２４ビツトの量を１つのチャネル・
アトゝレス・レジスタ（図示せず）にコードする一指令
である。このアト８レスはメモリー・バイト・アト９レ
スであって、チャネルかデータの入力又は出力を開始す
るメモリーにおける開始ロケーションを示す。種々の他
の出力機能は、特定の転送用のチャネルに割当てられる
メモリー・バッファのサイズを規定する出力範囲指令と
、その個々のビットにより特定の応答を惹起する出力制
御指令と、印刷指令の如き出力タスク機能と、ターミナ
ル速度、カー１・゛読出しモード等の如き諸機能を示す
指令である出力構成と、例えば１６ビツト・ワードを第
５図に示す如きフォーマットでチャネルにロードする指
令である出力割込み制御を含む。初めの１０ビツトは中
央プロセサのチャネル番号を表示し、１０乃至１５ビツ
トは割込みレイルを表示する。割込みと同時に、中央プ
ロセサのチャネル番号はアトゝレス・バスに戻され、割
込みレベルはデータ・パス上に戻される。

入力機能は、入力データが装置からバスに対して転送さ
れる場合を除いて出力機能と同様な機能を有する。この
ように、入力機能は、タスク構成および入力指令と共に
、入力データ、入カアドレスおよび入力範囲指令を含ん
でいろ。更に、装置識別指令が會まれ、これによりチャ
ネルはその装置の識別番号をバスに入れる。又、２人力
指令が含まれ、これによって状態ワー＋−’ｉ又は状態
ワード２が今述べたようにチャネルからバス上におかれ
る。

状態ワード１かもの表示は、例えば、特定の装置が作用
状態にあるかどうか、バスから情報を受入れる用意があ
るかどうか、エラー状態があるかどうか、アテンション
が必要かどうか等を含む。

状態ワード２は、例えば、パリティの表示、訂正不可能
なメモリーがあるか訂正されたメモリー・エラーがある
か、適法の指令があるか、あるいは例えば非存在装置又
は資源があるかどうかを含む。

前述の如く、固有の装置識別番号がバスに接続された異
なるタイプの個々の装置に割当てられる。

この番号は、入力機能指令に応答してバスに与えられ、
入力装置識別と称する。この番号は第６図に示されたフ
ォーマットにおいてデータ・バスに入れられる。便宜の
ため、番号は必要に応じて装置を識別する１６ビツト（
ビットＤ乃至１２）および装置のある機能性を識別する
６ビツト（ビット１ろ乃至１５）に分けられる。

中央プロセサに割込みを欲する装置は１つのバス・サイ
クルを要求する。このバス・サイクルが与えられる時、
この装置はバス上にその割込みベクトルをおき、この割
込みにクトルとは中央プロセサのチャネル番号と割込み
レベル番号を含んでいろ。このように装置はその割込み
ベクトルとしてマスターのチャネル番号およびその割込
みレベル番号を与える。もしこれが中央プロセサのチャ
ネル番号であれば、中央プロセサは与えられたそのレベ
ルが数値的に現時点の内部の中央プロセサレベルより小
さく、かつ中央プロセサが丁度別の割込みを受入れてい
ない場合、この割込みを受入レル。受入ｈ　ハハ７．　
Ａ　ＣＫ　信号（ＢＳＡＣＫＲ−）Ｋよって表示される
。もし中央プロセサがこの割込みを受入れろことができ
なければ、ＮＡＫ信号が戻さ　−れる（ＢＳＮＡＫＦＩ
−）。ＮＡＫ　（時にはＮＡＣＫ　）とも表示される）
信号を受取る装置は、通常の割込み再開を示す信号が中
央プロセサから受取られる（ＢＳＲＩＮＴ−）時再試行
する。中央プロセサは、あるレベル変更を完了した時こ
の信号を発し、従って再び割込みを受入れられる場合が
ある。マスターのチャネル番号は、２チャネル以上が同
じ割込みレベルにあり得るため使用されるベクトルに与
えられる。割込みレベルＯは、装置゛が割込みを行わな
いことを意味するよう規制されろため、別な意味を有す
る。第７図はバスのタイミング図を示し、これについて
は更に詳細に以下に説明する。

しかし、一般にタイミングは下記の如くである。

タイミング信号は、マスターからバスに接続された１つ
のスレーブに対する全ての転送に適用する。

転送が生じ得る速度は、システムの構成に依存する。即
ち、バスに接続される装置の数が多い程、又バスが長い
程、伝播の遅れのために、バス上の通信にはより長い時
間がかかる。他方、バス上の装置数が少い程、応答時間
は短くなる・従って、バスのタイミングは本質的には全
く非同期的である。バス・サイクルを欲するマスターは
１つのバス要求を行う。信号ＢＳＲＥＱＴ→まバス上の
全ての装置に対して共通であり、もし２進数零であれば
、少くとも１個の装置がバス・サイクルを要求中である
ことを表示する。このバス・サイクルが与えられると、
信号ＢＳＤＣＮＮ−が２進数零になって、第８図および
第９図に関して更に詳細に論述するようにタイ遮断機Ｎ
’Ｑが完了すること、およびこの時１つの特定のマスタ
ーがこのバスの制御を司ることを表示する。信号ＢＳＤ
ＣＮＮ−が２進数零になる時、マスターはバスに送られ
るべき情報を与えろ０バス上の各装置は信号ＢＳＤＣＮ
Ｎ−から内部ストローブな生じる。このストローブは、
例えばＢ　Ｇ　Ｄ　ＣＮ　Ｎ−信号の２進数零の状態の
受取りから約６０ナノ秒だけ遅れろ。この遅れがスレー
ブにおいて完了するとき、パス伝補時間の変化は計算に
入れられ、各スレーブ装置はそのアドレス（メモリー・
アドレス又はチャネル番号）を認識することができるよ
うになる。このアドレス指定されたスレーブは、この時
ＡＣＫ、ＮＡＫ又はＷＡＩＴ信号、即ち更に詳細に言え
ば、ＢＳＡＣＫＲ−１ＢＳＮＡＫＲ−又まＢＳＷＡＩＴ
信号の６つの応答の内の１つを行うことができる。この
応答はパス上に送出され、スレーブが要求された動作を
認識した旨のマスターに対する信号として作用する。次
いで制御回線は第７図に示す如きシーケンスで２進数１
の状態に戻る。このように、バスの初期接続手順は完全
に非同期であり、各推移は先行の推移が受取られた時に
のみ生じる。個々の装置は、従ってストローブとＡＣＫ
間等の異なる時間の長さをとり、推移はその個々の内部
的機能性に依存する。バスのタイム・アウト機能は生じ
得る停止を防止するために存在する。

バス上を転送される情報は例えば５０信号即ち５０ビツ
トを営み、これは下記の如く２４のアトゝレス・ビット
と、１６データ・ビットと５制御ピツトと５つの保全ビ
ットに分解できる。これ等の各種の信号については以下
に論述する。

更に詳細には第８図および第９図に関して説明されるタ
イ遮断機能は、サービスを求める異なる装置からの同時
の要求を解決し、位置の優先順位システムに基いてバス
・サイクルを与える機能である。前に述べたように、メ
モリーは最上位の優先順位を有し、中央プロセサは最下
位の優先順位を有し、これ等は物理的にバス２００の両
端部に存在する。他の装置は中間の位置を占有し、バス
のメモリー末端に河するその近さに関して増進する優先
順位を有する。優先順位ロジックは、タイ遮断機能を確
保するためバスに＠接接続された装置の各々に含まれる
。このような装置の各優先回路網は付与フリップフロッ
プを有する。いかなる時点においても、たｙｌつの付与
フロップがセットされ、規定によりこの装置がそのバス
・サイクルに対するマスターとなる。どの装置もいつで
もユーザ要求を行うことができ、こうしてそのユーザ・
フロップをセットする。従って、いかなる時も多くのユ
ーザ・フロップがセットでき、その各々は将来のバス・
サイクルを表示する。更に、バスにおける各装置が要求
フロップを含む。全ての装置を一緒に考える時、要求フ
ロップは要求レジスタとして考えることができる。どん
なに多くの要求が継続中であっても唯１つの付与フロッ
プをセットするよう作用するタイ遮断回路網を提供する
のはこのレジスタの出力である。特に、もし継続中の要
求がなければ、要求フロップはセットされない。最初に
セットするユーザ・フロップはその要求フロップをセッ
トさせる。これは更に、前述の如く僅かな遅れの後他の
装置がその要求フロップをセットすることを禁止する。

このように、この時生じるのは全てのユーザ要求のスナ
ップショットがある期間（遅延期間）生じることである
。その結果その到着に応じてこの遅延期間中多くの要求
フロップがセットされる。要求フロップがその出力を安
定状態にさせるためには、各装置はこのような安定状態
力−生じたことを保証するためこの遅れを含んでいる。

装置がその要求７０ツブをセットしており、遅延時間が
経過し、かつ高い順位の装置がこのバス・サイクルを要
求していない場合、その装置と関連した特定の付与フロ
ップがセットされる。この特別の遅延期間の後ストロー
ブ信号が生じ、マスターがスレーブ装置からＡＣＫ、Ｎ
ＡＫ又はＷＡＩＴ信号を受取る時最後に付与フロップが
クリア（リセット）される。

前に述べたように、６つの可能なスレーブ応答ＡＣＫ、
ＮＡＫ又はＷＡＩＴ信号がある。更に、応答が全くない
第４の状態がある。バスにおけるどの装置もこれにアド
レス指定された転送を識別しない場合、応答は生じない
。この時タイム・アウト機能が生じ、ＮＡＫ信号が受取
られることによりバスをクリアする。もしスレーブがマ
スターからパス転送を受取ることができてこれを行うこ
とを欲するならば、ＡＣＫ信号が生じる。もしスレーブ
が一時的に使用中の状態でこの時転送を受入れることが
できないならば、ＷＡＩＴ応答がスレーブにより生成さ
れる。ＷＡＩＴ信号の受取りと同時に、マスターはこれ
に与えられる次のバス・サイクルにおいてこのサイクル
を再試行して成功する迄これを継続する。中央プロセサ
がマスターである時スレーブからのＷＡＩＴ応答の原因
の内あるものは、例えばメモリーがスレーブでありこの
メモリーが別の装置からの要求に対して応答する時か、
あるいは例えばもしコントローラがメモリーからの応答
を待機しているかあるいはコントローラが前の入出力指
令をまだ処理していない場合の如きコントローラがスレ
ーブである時である。スレーブにより表示されろＮＡＫ
信号は、これがこの時点の転送を受入れることを意味す
る。

ＮＡＫ信号の受取りと同時に、マスター装置は即時再試
行を行わないがマスターのタイプに従って特定の動作を
行う。

これ迄一般的に示したように、バス上には基本タイミン
グ信号があり、これがその初期接続手順機能を行う。こ
れ等の５つの信号は、前述の如く、２進数零のときバス
上の１個以上の装置がバス・サイクルを要求しているこ
とを表示するＢＵＳＲＥＱＵＥＳＴ信号（ＢＳＲＥＱＴ
−）と、２進数零のとき特定のマスターがバス転送を行
っておりかつある特定のスレーブによる使用のためバス
に情報を入れていることを表示するＤＡＴＡＣＹＯＬＥ
　　ＮＯＶ信号と、スレーブが２進数零にすることによ
りこの転送を受入れ中である旨を示すためスレーブによ
りマスターに対して生成されたＡＣＫ信号（ＢＳＡＣＫ
Ｒ−’）と、２進数零のときこの転送を拒否することを
マスターに対し表示するスレーブによりマスターに対し
生成されたＮＡＫ信号（ＢＳＮＡＫＲ−）と、２進数零
の時スレーブが転送に対する決定を延期していることを
表示するためスレーブによりマスターに対して生成され
た信号であるＷＡＩＴ信号（ＢＳＷＡＩＴ−）である。

更に前述の如く、各バス・サイクルの情報内容として転
送される５０もの情報信号があり得る。

これ等信号は、ストローブ信号の前縁部においてスレー
ブによる使用に有効である。以下の全ての論議は例示の
ためであり、ビット数は異なる機能に対して変更が可能
であることを理解すべきである。このように、データに
対して与えられた１６リートゝ即ちビット、更に詳細に
は信号ＢＳＤＴ０〇−乃至ＢＳＤＴ　１５−がある。ア
ドレスに対しては２４のＩＪ　−トゝ、更に詳細には信
号ＢＳＡＤＤ〇−乃至ＢＳＡＤ２３−が与えられる。メ
モリー照合信号に対しては１ビツトが与えられ、これは
２進数零の時アト９レス・リートゝが１つのメモリー・
アト８レスを有することを表示する。メモリー照合信号
が２進数１である時、アドレス・リードは第６図に示す
如く１つのチャネル・アドレスと１つの機能コードを含
むことを表示する。更に、バイト信号（Ｂ　Ｓ　Ｂ　Ｙ
　Ｔ　Ｅ−）も与えられこの信号は、２進数零の時、そ
の時の転送が１ワードが一般に２バイトからなるワード
８転送ではなくバイト転送であることを表示する。又、
書込み信号（Ｂ　ＳＷＲＩ　Ｔ−）も与えられ、この信
号は、２進数１０時スレーブが情報をマスターに与える
よう要求されていることを表示する。別個のバス転送が
この情報を与える。更に、前に要求された情報であるこ
とをスレーブに対して表示するためマスターにより使用
されろ第２の半バス・サイクル信号（ＢＳＳＨＢＣ−）
が与えられる。バス上の１対の装置が読出し操作（＠号
Ｂ　ＳＷＲＩ　Ｔ−により表示）を開始した時から第２
のサイクルが生じて転送（ＢＳＳＨＢＣ−により表示）
を完了する迄、両方の装置はバス上の他の全ての装置に
とって使用中となり得る。又バス上の５０の情報信号に
は２重取出し信号も営まれる。この２重取出し信号（Ｂ
ＳＤＢＰＬ−）は２重取出し操作を生じさせるのに使用
される。これは多重サイクル・バス転送で、これにより
１つの要求サイクルにおいてマスター装置が１つのスレ
ーブ装置から２ワードの情報を要求する。スレーブ装置
は、要求されたデータの各ワードに１つの応答サイクル
の割で２つの応答サイクルを提供することにより２重取
出し要求に応答する。これは、もし２つの単一取出し操
作が実施される場合に必要とされろ４つのバス・サイク
ル（第１要求サイクル、第１応答サイクル、第２要求サ
イクル、および第２応答サイクル）とは対照的に、６つ
のバス・サイクル（要求サイクル、第１応答サイクル、
および第２応答サイクル）において２ワード８の情報を
マスターに与えることによりバス上のトラフィックを減
少する。この２重取出し操作の一例はメモリーから２ワ
ードを要求する中央プロセサであって、その６つのバス
・サイクルは下記の如くである。第１のバス・サイクル
即ち要求サイクルの間、信号ＢＳＭＲＥＦ−は２Ａ＠数
零であってアドレス・バスが第１ワードのメモリー・ア
ドレスを含みかつデータ・バスが中央プロセサのチャネ
ル番号を含むことを表示し、信号Ｂ　Ｓ　Ｗ　ＲＩ　Ｔ
−は２進数１であって応答（メモリー読出し）が要求さ
れることを表示し、信号ＢＳＤＢＰＬ−は２進数零であ
って２重取出し操作であることを表示し、更に信号Ｂ５
５ＨＢＣ−は２進数１であって第２の半パス・サイクル
でないことを表示する。２重取出し操作の第２のバス・
サイクルの間、アト９レス・バスは中央プロセサのチャ
ネル番号を含み、データ・バスはメモリー・データの第
１ワードヲ含み、信号Ｂ５５ＨＢＣ−は２進数零であっ
て第２の半パス・サイクル（読出し応答）を衣示し、信
号ＢＳＤＢＰＬ−は２進数零であって第１の応答サイク
ルでありかつ第２の応答サイクルが続くことを表示し、
信号ＢＳＭＲＥＦ−は２進数１であり、信号ＢＳＷＲＩ
Ｔ−はメモリーによってセットされず従って２進数１で
ある。第６のバス・サイクル、即ち第２の応答サイクル
の間、アドレス・バスは中央プロセサのチャネル番号を
含み、データ・バスはメモリー・データの第２ワードを
含みＪ信号Ｂ５５ＨＢＣ−は２進数零であり読出し応答
を表示し、信号ＢＳＤＢＰＬ−は２進数１でありこれは
最後の応答サイクルであることを表示し、信号ＢＳＭＲ
ＥＦ−は２進数１であり、信号ＢＳＷＲＩＴ−は２進数
１である。他の全ての操作における如く、２重取出し操
作の３つのバス・サイクルのいずれか２つの間のバス上
の介在時間は、この転送に関係しない他の装置によって
使用できる。

種々のエラーおよびパリティ信号の外に、バス上の５０
の情報信号にはロック信号も含まれる。

このロック信号（ＢＳＬＯＣＫ−）はロック操作’（ｆ
ｆ’ｆＥ。８お７９．ヨいう、お。。わ。よう。ヶ、２
　　　□″ル・バス転送であり、これによりある装置は
メモリーのワード域又は多重ワード５域を読出しあるい
は書込みし、その際他の装置が別のロック指令でその操
作に割込むことをできなくする。このためシステムの多
重処理システムへの接続が容易になる。ロック操作の作
用は、あるタイプの操作に対するメモリー・サイクルの
接続期間を越えて使用中の条件を拡張することである。

最後のサイクルが完了する前にロック信号を開始しよう
とする他の装置はＮＡＫ応答を受取る。しかしメモリー
は依然として他のメモリー要求に応答する。ロック操作
の事例は読出し変更書込みサイクルで、その６つのバス
・サイクルは下記の如くである。第１のバス・サイクル
の間、アドレス・バスはメモリー・アトゞレスを含み、
データ・バスは要求装置のチャネル番号を含み、信号Ｂ
ＳＷＲＩＴ−ば２進数１であって応答が要求されている
ことを表示し、信号ＢＳＬＯＣＫ−は２進数零でありか
つ信号Ｂ５５Ｈ，ＢＣ−は２進数１であってこれはロッ
ク操作であることを表示し、更に信号ＢＳＭＲＥＦ−は
２進数零である。読出し変更書込み操作の第２のバス・
サイクルの間アドレス・バスはその要求装置のチャネル
番号を含み、データ・バスはメモリー・データを含み、
信号Ｂ５５ＨＢＣ−は２進数零であって読出し応答を表
示し、信号ＢＳＭＲＥＦ−は２進数１である。第６のバ
ス・サイクルの間、アトゝレス・バスはメモリー・アド
レスを含み、データ・バスはメモリー・データを含み、
信号ＢＳＬＯＣＫ−は２進数零でありかつ信号Ｂ５５Ｈ
ＢＣ−は２進数零であって読出し変更書込み（ロック）
操作の完了を示し、信号ＢＳＭＲＥＦ−は２進数零であ
る。更に、信号ＢＳＷＲＩＴ−は２進数零であり応答が
要求されないことヲ表示する。他の全ての操作における
如く、読出し変更書込み操作の６つのバス・サイクルの
内のどの２つの間のバス上の介在時間も、この転送に関
与しない他の装置によって使用ができる。

他の制御信号に加えてパス上に与えられるのはバス・ク
リア信号（ＢＳＭＣＬＲ−）であり、これは通常２進数
１であり、そして中央プロセサの保守パネル上に配置さ
れるマスター・クリアボタンが作動される時２進数零に
なる。このバス・クリア信号は又、例えばパワー・アッ
プ・シーケンスの間の２進数零になる。割込み再開１ｇ
号ＢＳＲＩＮ’ｒ−は、中火プロセサがレベル変更を完
了した時常にこのプロセサにより発せられる短期間のノ
ξルスである。この信号が受取られると、前に割込みを
行いこれを拒否された各スレーブ装置は再び割込みを発
する。

次に第７図のタイミング図について、メモリのアドレス
・ロジック回路および中央処理装置に関して更に詳細に
論述しよう 第７図のタイミング図に関して、いずれのバス・サイク
ルにおいても６つの識別可能な部分、即ち最上位の優先
順位を要求する装置がバスを確保する期間（７−Ａ乃至
７−Ｃ）、マスター装置がスレーブ装置を呼出す期間（
７−Ｃ乃至７−Ｅ）、およびスレーブ装置が応答する期
間（７−Ｅ乃至７−Ｇ）がある。バスが遊休状態の時、
パス要求信号ＢＳＲＥＱＴ−は２進数１である。時点７
−Ａにおけるバス要求信号の負になる縁部は優先順位回
路サイクルを開始する。優先順位回路が決定を行い（時
点７−Ｂ）そしてバスのマスター・ユーザを選択するた
めネジステム内に許容される非同期遅延がある。バス上
の次の信号は、ＢＳＤＣＮＮ−即ちＤＡＴＡ　　ＣＹＣ
ＬＥ　　ＮＯＷ信号である。

このＢ、５ＤＣＮＮ−信号の時点７−Ｃにおける２進数
零への推移は、バスの使用がマスター装置へ与えられた
ことを意味する。その後、バス操作の第２相は、マスタ
ーが選択されておりかつバス２００のデータ、アドレス
および制御リード上に情報をマスターが表示するあるス
レーブ装置に対して自由に転送できることを意味する。

スレーブ装置は、ストローブ即ち信号ＢＳＤＣＮＤ−の
負になる縁部で始まるバス操作の第６相を開始する準備
をする。ストローブ信号は第８図の遅延回線２５により
信号ＢＳＤＣＮＮ−の負になる縁部から例えば６０ナノ
秒だけ遅延される。時点７−りにおける信号ＢＳＤＣＮ
Ｎ−の負になる縁部の発生と同時に、スレーブ装置はこ
の時自分のアト゛レスであるかどうか、又自分がどの応
答を生成すべきかについての判断プロセスる開始するた
め呼出されているかどうかについて調べるためテストす
ることができる。一般にこのためスレーブ装置によって
肯定応答信号ＢＳＡＣＫＲ−が発生されるか、あるいは
特殊な場合に不文で説明するように信号ＢＳＮＡＫＲ−
又はＢＳＷＡＩＴ−が発生されるか、あるいは全く応答
が生じない（非存在スレーブの場合）。マスター装置に
より受取られる時点７−Ｅにおける肯定応答信号の負に
なる縁部はマスターの信号ＢＳＤＣＮＮ−を時点７−Ｆ
において２進数１に形成する。ストローブ信号は時点７
−ｃにおいて２進数１の状態に戻るが、これは時点７−
Ｆからの遅延回線２５によって生じる遅延である。この
ように、バス操作の第３相においては、バス上のデータ
およびアト９レスはスレーブ装置により記憶され、バス
・サイクルはＯＦＦの状態を開始する。サイクルの終り
即ち信号ＢＳＤＣ：ＮＮ−が２進ｅ１になる時、別の優
先順位の回路の解を動的に可能にする。この時バス要求
信号が生成され、もし受取られなげれば、バスが遊休状
態に戻ることを意味し、このため信号ＢＳＲＥＱＴ−が
２進数１の状態になることを意味する。もしパス要求信
号がこの時存在するならば、即ち図示の如く２進数零な
らば、非同期の優先順位の回路選択プロセスを開始して
これに続いて信号ＢＳＤＣＮＮ−の別の負になる縁部が
時点７−Ｉおよび７−Ｊの如く点線で示されるように付
勢状態にさせられる。この優先順位回路の解は待機する
必要がないかあるいは時点７−Ｈにおいて肯定応答信号
の正になる縁部によりトリガーされる必要がないが、実
際には従っである装置がその後１つのバス・サイクルを
要求するなら、バスの遊休状態への推移の直後に時点７
−Ｆにおいてトリガーされることが判るであろう。優先
順位回路解を信号ＢＳＤＣＮＮ−の正になる縁部によっ
て時点７−Ｆでトリガーできるが、信号ＢＳＤＣＮＮ−
の第２の負になる縁部は第８図の付与フロップ２２のセ
ットに応答して、時点７−Ｈの肯定応答信号の正になる
縁部を待機しなければならず、即ち第８図のＮＯＲゲー
ト２１からの２進数零は付与フロップ２２のリセット入
力から除去されなければならない。時点７−Ｉの信号Ｂ
　Ｓ　Ｄ　ＣＮ　Ｎ−の負になる縁部は、時点７−Ｆに
おいて優先回路解がトリガーされかつこの解が時点７−
Ｈ前に生じる場合を示す。時点７−Ｊにおける信号ＢＳ
ＤＣＮＮ−の負になる縁部は、優先回路サイクルの解の
前に肯定応答信号がクリアになる場合を示す。時点７−
Ｌにおける悟号ＢＳＤＣＮＮ−の負になる縁部は、時点
７−Ｆにおいてバス要求がなく、かつ優先回路解が時点
７−Ｋにおいて後のバス要求信号ＢＳＲＥＱＴ−によっ
てトリガーされる場合を示す。このプロセスは非同期的
状態で繰返す。

２重取出し操作 ２重取出しメモリー操作については事例により詳細に説
明する。事例においては、中央プロセサはメモリーの２
重取出し要求を行い、要求と応答に関する３つのバス・
サイクルが試験される。第１のバス・サイクルの間中央
プロセザはマスター、メモリーはスレーブである。この
第１のサイクルの間、中央プロセサは第８図の優先順位
回路網のロジックを用いてバスに対する送信罹要求を行
い、メモリー・コントローラは第１０図のバス・インタ
ーフェース・ロジックを用いて応答する。メモリー・コ
ントローラがマスターであり中央プロセサカスレープと
なる第２と第６のバス・サイクルの間、メモリーは第９
図の優先順位回路網ロジックを用いてバスに対する送信
権要求を行い、中央プロセサは第１１図および第１１Ａ
図のバス・インタフェース・ロジックを用いて応答する
。

２重取出し操作要求サイクル 第１のバス・サイクル即ち２重取出し要求サイクルにつ
いては第８図および第１０図に関して説明する。

〔中央プロセサ優先順位回路網ロジック〕第８図の優先
順位回路網ロジックにおいては、優先順位回路サイクル
は最初遊休状態にあり回線１０のバス要求信号ＢＳＲＥ
ＱＴ−は２進数１である。このバス要求信号が２進数１
である時、レシーバ１１（反転増巾器）の出力は２進数
零である。レシーバ１１の出力はＡＮＤゲート１２の１
人力に結合される。ゲート１２に対する他の入力はマス
ター・クリア信号ＭＹＭＣＬＲ−で、これは通常・工２
進数１であり、ＮＯＲゲート２６の出力も通常２進数１
である。バスの遊休状態の間はゲート１２の出力はこう
して２進数零であり、遅延回線１３の出力は２進数零で
ある。２進数零である遅延回線１ろの入出力は、ＮＯＲ
ゲート１４の出力ＢｓＢｓＹ−を２進数１にさせる。バ
スに接続された諸装置の１つが１つのバス・サイクルを
要求する時、この装置はそのＱ出力（ＭＹＡＳＫＫ＋　
）が２進数１となるようにそのユーザ・７０ツブ１５を
非同期的にセットする。

このように、バスが遊休状態にあれば、このバスが使用
中の状態になる時に生じる第１の事象はユーザがそのユ
ーザ・フロップ１５をセットすることである。中央プロ
セサの場合には、ユーザ・フロップ１５は、２進数零か
ら２進数１に推移する中央プロセサのクロッキング信号
ＭＣＬＯＣＫ十によりその出力ヘクロックされるところ
の第１１Ａ図からの回線１８１上の２進数１の信号ＭＹ
ＡＳＫＤ＋により、あるいはそのセット入力における第
１１Ａ図からの回線１８０上の２進数零である信号ＭＹ
ＡＣＫＳ−により、セットできる。１ｇ号ＭＹＡＳＫＤ
＋およびＭ　Ｙ　Ａ　Ｓ　Ｋ　Ｓ−については第１１Ａ
図に関して以下に論述される。

ＮＡＮＤゲート１６に対する内入力が２進数１の状態で
ある時、その出力は２進数零である。これは、要求フロ
ップ１７をセットしてそのＱ出力ＭＹＲＥＱＴ＋が２進
数１となる。このように、非同期様式においては、要求
フロップ１７のＱ出力は２進数１となる。この操作は、
バスに接続された他の装置の同様なロジックに同時に生
じ得る。

信号ＭＹＲＥＱＴ＋の２進数１の状態は、ドライバ１８
を介してバスの回線１０上に２進数零としておかれる。

このように第７図のタイミング・ダイヤグラムについて
述べたが、ｉ号ＢＳＲＥＱＴ−は負になり即ち２進数零
の状態になる。バスに接続された種々の゛装置の要求フ
ロップ１７の内の１つからシステムに対するどんな要求
も、このように回線１０を２進数零の状態に保持する。

遅延回線１６は、要素１４．１６．１７が受ける伝桶の
遅延を補償するため十分な遅れを含んでいる。このよう
に、ある装置がその要求フロップ１７をセットする場合
ですら、このことは、これも又１つのバス・サイクルを
要求する更に高い優先順位の装置が次のバス・サイクル
をとらないマ゛あろうということを意味しない。例えば
、もし低い優先順位の装置がその要求フロップ１７をセ
ットするならば、回線１０上の２進数零の信号は更に高
い優先順位の装置を含む全ての装置に戻され、この高い
優先順位の装置は更にそのゲート１２の出力側に２進数
１の状態を生成してｌｑＯＲゲート１４の出力側に２進
数零の状態を生じ、とれによりもし実際にこのような高
い順位の装置のユーザ・フロップ１５が既にセットされ
ていなかったならば、このよう１工他の高い順位の装置
の要求フロップ１７のセット動作を不可能にする。例え
ば２０ナノ秒の遅延時間が−たん終ってこのような高い
順位の装置の遅延回線１３の出力がこの時２進数１の状
態であれば、ゲート１４の出力は２進数零の状態となっ
てその結果この高い順位の装置のユーザ・フロップ１５
がセットされているかどうかについては無関係に、ゲー
ト１６の出力は２進数１となりこれにより要求フロップ
１フ０セツト動作を不可能とする。このように、この時
間枠内では、全ての装置は、もしそれ等がそのユーザ・
フロップ１５のセットにより表示される如くサービスを
要求中であるならば、その要求フロップ１７をセットさ
せる。最初にバス・サイクルを要求する装置の要素１ろ
により生じる遅延時間の後、その要求フロップ１７をセ
ットさせなかった装置はこの優先順位のサイクルが完了
する迄はこれを行うことができない。このように、低い
順位の装置がその７０ツゾをセットした数ナノ秒後高い
優先順位の装置がそのユーザ・フロップをセットする場
合でも高い優先順位の装置がバスを獲得する。

このように、あるバス・サイクルを求めている諸装置に
対する全ての要求フロップ１７は、遅延回線１６の遅延
回線構成により示されろ如き時間間隔中セットされるこ
とになる。バスと結合されたこれ等装置の多くがこの時
間間隔の間にその要求フロップをセットさせ得ても、こ
のような装置の唯１つのみがその伺与フロップ２２をセ
ットさせろことができる。その付与フロップ２２をセッ
トさせる装置は、バス・サイクルを求める最も高い順位
の装置となる。バス・サイクルを求めるこの最優先順位
の装置がこのバス・サイクルの間その操作を完了した時
、その要求フロップをセットさせた他の装置は町び次の
このようなバス・サイクルを求め以後これを繰返す。こ
のように、要求フロップ１７のＱ出力は、ｌ−゛ライフ
１８に結合される以外に素子２８を介してＮ　Ａ　Ｎ　
Ｄゲート１９の１人力にも結合される。素子２８は、各
装置の優先順位ロジック用の面接接続にすぎない。ただ
し、この素子２Ｂは、／ぐス２００の最優先端末に結合
される装置（通常メモ＋１−２０２）においてθ）み、
以下に述べる遅延素子である。フロップ１７のＱ出力（
Ｍ　Ｙ　ＲＥ　Ｑ　Ｔ　−）はＡＮＤゲート２０の１人
力に結合されろ。ゲート１９に対する他の入力は、高い
優先順位の装置、更に詳しく述べれば例えば９つの先行
する高い優先順位の装置から受取られる。高い順位の装
置から受取られたこれ等信号は、第８図の左方から信号
ＢＳＡＵＯＫ＋乃至ＢｓＩＵＯＫ＋として受取られるこ
とを示す。

もしこの９つの信号のいずれか１つが２進数零であるな
らば、このことは高い順位の装置が１つのバス・サイク
ルを要求していること、従ってこれは今間順にしている
装置がその付与フロップをセットさせることを禁止し、
これによりこの装置が次のバス・サイクルをとることを
不可能にすることを意味する。

ケ−ト１９により受取られろ他の入力はＮＯＲゲート２
６からのもの即ち信号ＢＳＤＣＮＢ−とＮＯＲゲート２
１の出力とである。更に、ユーザ準備完了信号即ち中央
プロセサの場合の信号ＭＣＤＣＮＰ＋はこの特定の装置
の他のロジックから受取ることができ、このロジックに
より１つのバス・サイクルを要求中であってもこの特定
の装置は前起ユーザ準備完了信号を２進数零の状態に変
更することによりこれを遅延させ得る。即ち、バス・サ
イクルに河し準備完了していない場合でさえこの装置は
バス・サイクルを要求でき、このバス・サイクルが与え
られる時速にこれが準ｙ＝＝了となるであろうことを予
期してこれを要求してユーザ準備完了信号２進数零にセ
ットする。ＮＯＲゲート２６の出力は通常２進数１であ
り、もしゲート１９の他の全ての入力が２進数１であれ
ば、付与フロップ２２がセットされる。ゲート２１から
の他の入力は、このバスが遊休状態にある時２進数１と
なる。ＮＯＲゲート２１に対する入力は、信号ＢＳＡＣ
ＫＲ＋、Ｂ　Ｓ　Ｗ　Ａ　Ｉ　Ｔ　−１−１ＢＳＮＡＫ
Ｒ＋、およびＢＳＭＣＬＦ！＋である。

もしこれ等の信号のどれかが２進数１であれば、その時
バスは使用中の状態になり刊与フロップ２２はセットで
きない。

もし打力フロップ２２がセットされておれば、Ｑ出力の
信号ＭＹＤＣＮＮ＋は２進数１であり、インバータ２３
により２進数零に反転され、次いで信号回線ＢＳＤＣＮ
Ｎ−回線におかれる。このことは第７図のタイミング図
に示され、この場合信号Ｂ　Ｓ　Ｉ）　ＣＮ　Ｎ−は２
進数１から２進数零の状態になる。このようにして、バ
ス・サイクルの優先１１１位サイクルは完了する。

更に、もし不装置がサービスを要求しかつ最高優先順位
の装置であれば、遅延回線１３からの出力および優先回
線ＢＳＡＵＯＫ＋は２進数１となるが、フロップ１７の
Ｑ出力は２進数零となり、このため回線ＢＳＭＹＯＫ＋
上にＡＮＤＮＯゲートｌを介して２進叡零をおき、これ
により次に低い順位の装置およびそれ以降の順位の装置
に対して次のバス・サイクルを用いる高い順位の要求装
置があることを表示し、これにより全ての低い順位の装
置が次のバス・サイクルを用いてこの動作を行うことを
禁止する。高い優先順位の装置から受取　　　　　　　
、〜つだ９つの優先回線がスキュー態様で信号ＢＳＢＵ
ＯＫ＋乃至ＢＳＭＹＯＫ＋として１位置だけ移されるこ
とが判るであろう。このよ５に、図示のこの装置により
受取られた信号ＢＳＡＵＯＫ＋は次に高い優先順位の装
置に受取られる信号ＢＳＢＵＯＫ＋と対応する。

ある優先順位サイクルな完了して２進数零の状態を回線
ＢＳＤＧＮＮ−におくと、この信号は第８図に示す如き
全てのロジックによりレシーバ２４を介して受取られる
。このため、レシーバ２４の出力側に２進数１の状態を
生ぜしめ、ＮＯＲゲート２６の出力側に２進数零を発生
させ、これによりＡＮＤＮＯゲートが２進数１の状態を
生じることを不可能にする。更に、レシーバ２４の出力
側の２進数１の状態は、例えば持続期間が６０ナノ秒で
ある遅延回線２５により受取られる。遅延回線２５の出
力は又ＮＯＲゲート２６の他の入力側で受取゛られて、
ストローブが生成される時ゲート１２を禁止し続ける。

このように、遅延回線２５により確立された遅延回線の
持続期間の終りにストローブ信号ＢＳＤＣＮＤ＋が生成
され、その反転即ち信号ＢＳＤＣＮＤ−は第７図のタイ
ミング図に示される。ストローブ信号の使用については
以下に説明する。このように、遅応回線２５に］−り生
じた６０ナノ秒の期間は獲得する装置、即ち最高優先順
位の要求装置に妨害なくして次のバス・サイクルを使用
させる。遅延回線２５の出力側に生じるストローブは、
非同期信号として潜在的なスレーブにより使用される。

もしストローブ信号が送出されていると、スレーブとし
て光示される装置の１つは、ゲート２１の入力の１つで
受取られる信号ＡＣＫ、ＷＡＩＴ、又はＮＡＫのいずれ
か１つでもって応答する。一般例において例えばＡＣＫ
が受取られるかあるいはこのような応答信号のいずれか
が受取られると、ゲート２１を介して付与フロップ２２
をリセット−ｆろ。この応答は第７図のタイミング図に
示され、この場合信号ＢＳＡＣＫＲ−はスレーブから受
取られることが示され、これにより信号ＢＳＤＣＮＮ−
を付与フロップ２２のリセットにより２進数１の状態に
変化させる。もし付与フロップ２２がセットされている
ならば、あるいはバス・クリア信号ＢＳＭＣＬＲ＋がバ
スにおいて受取られるならば、フロップ１５はＮＯＲゲ
ート２９を介してリセットされる。もしマスター・クリ
ア信号ＭＹＭ’ＣＬＲ−が受取られるとフロップ１７は
リセットされる。

伺与フロップ２２がリセットされるとそのＱ出力ＭＹＤ
ＣＮＮ−は２進数零の状態になり、これに続いて付与フ
ロップ２２がリセットされろ時Ｑ出力は２進数零から２
進数１の状態になり、これにより丁度説明するように効
率的に要求フロップ１７をリセツ）ｆる。前記米国特許
から判るように、要求フロップ１７はＡＱＫ、ＮＡＫ、
又はマスター・クリア信号のいずれかによってリセット
されることが示される、ＡＣＫ又はＮＡＫ信号に関して
は、これは、リセットされるべき要求フロップ１７を有
する装置がクロックの如き局部記憶装置においてこれが
ＡＵＫ、ＮＡＫ又はＷＡＩＴ悟号の信号れかを予期して
いるという事実を保持したものとする。更に、このよう
な装置が実際に信号ＡＣＫ又はＮＡＫがスレーブ装置か
らこの特定の装置に対する応答であることを認識できる
ロジックを要求していた。さもなげれば、ＮＡＫ又はＡ
ＣＫ信号は全てのフロップ１７をリセットするよう結合
し、これによりこのような要求フロップ１７の各々が再
びセットされることを要求する。

従って、本システムにおいては特定の装置をリセットす
ることによりロジックを最小限度にする。

これは、付与フロップ２２のＱ出力を要求フロップ１７
のクロック入力に有効に結合することにより達成される
。信号ＡＣＫ又はＮＡＫは信号ＷＡＩＴと共に付与フロ
ップ２２をリセットするのに使用されるが、この際実際
に唯１個の付与フロップ２２がセットされ得るため別の
ロジックを必要としないことが判るであろう、このよう
に、全ての付与フロップのリセット動作はシステムの操
作に何等の相異をもたらさない。

フロップ１７のクロック入力を付勢するため、このクロ
ック入力側で受取られる信号は２進数零から２進数１の
状態への推移でなければならない・クロックがそのよう
にして付勢されろと、そのＤ入力側の信号即ちＢＳＷＡ
ＩＴ＋はその状態をフロップ１７のＱ出力に移す。従っ
て、フロップ１７を有効にリセットするためには、信号
ＢＳＷＡＩＴ＋は、フロップ１７のクロック入力が付勢
される時そのＱ出力が２進数零になるように、２進数零
でなければならない。信号ＢＳＷＡＩＴ＋が通常２進数
零であるため、クロック入力の要求フロップ１７の早期
の付勢状態は誤ってこのフロップをリセットさせ得る。

これは、スレーブ装置からの応答が予期できないために
そうなるが、スレーブ装置は択一的にＡＣＫ、ＮＡＫ又
はＷＡ工Ｔ信号を提供でき、ＷＡＩＴ信号の場合には要
求フロップ１７をリセットすることを欲しないことが判
る。

このように、クロック入力は応答がスレーブ装置から受
取られている時にのみ付勢されなければならない。さも
なければ、信号ＷＡＩＴは２進数零の状態にあり、これ
により要求フロップ１７を早まってリセットしてしまう
。

従って、通常の状態においては７０ツブ１７のＱ出力か
らクロック入力迄の直接接続がこのクロック入力側で２
進数１を維持すること、従って付与フロップ２２がセッ
トされ次いでリセットされる時状態の変化はフロップ１
７のこのようなりロック入力を付勢することが判る。こ
の状態即ちフロップ１７のクロック入力側が通常２進数
１である状態は、このフロップのセット作用の伝播を遅
延させることが判っており、この場合そのＱ出力は実際
にセット条件即ち２進数１の状態を実現する。更に、例
えば、フロップ（多くのメーカ例えばテキサス・インス
トルメンツ社およびシグネテイツクス社により製造され
るフロップ部品番５Ｎ７４Ｓ７４）を用いれば、クロッ
ク入力が２進数１の時このクロック入力が２進数零の状
態にある場合と比べそのセット作用の効果を実現するの
に２倍の時間を要する。従って、フロップ２２のクロッ
ク入力を接地させることにより判るように、これはこの
ような付与フロップ２２に対して比較的迅速なセット作
用を保証し、従って要求クロック１７に対しては論理作
用速度をこのように増大することができることは望まし
いことである。この理由、並びに要求フロップ１７がス
レーブからの応答がある迄有効にリセットされるべきで
ないという事のため、論理回路においては素子３５．３
７は次に説明するように結合される。

しかし、この説明に入る前に、付与フロップ２２のＱ出
力と要求フロップ１７のクロック入力とσ）間に直接に
インバータを設けても、このため要求フロップ１７のク
ロック入力側に通常２進数零の状態を与えたとしても十
分でないことを知るべきである。この条件は、このフロ
ップ２２がセットされる時、フロップのＱ出力からの２
進数１から２進数零への推移が２進数零から２進数１へ
の推移となり、これがフロップ１７のクロック入力全時
期尚早に即ちスレーブ装置からの応答が何であるかを知
る前に付勢するという理由のために、満足すべきもので
はない。

従って、インバータ３５＆’！フロツプ６７と共に設け
られる。要求フロップ１７の如く、フロップ３７のクロ
ック入力は２進数零から２進数１の状態への推移がある
迄、換言すれば正になる推移がある迄クロック６７のク
ロック入力は付勢されない。この状態は、前述の如く、
付与フロップ２２がＮＯＲゲート２１によりリセットさ
れる時然るべく受取られる。

フロップ３７は、クロック入力の他に、セット（Ｓ）、
データ（Ｄ）、およびリセット（Ｒ）の各入力を有する
。このセット入力は、プラス電圧に対するプルアップ抵
抗を介して受取られた信号以外の何ものでもない信号Ｍ
ＹＰＬＵＰ６Ｃよって、その入力を２進数１の状態にセ
ットすることにより有効に消勢される。フロップろ７の
Ｄ入力は又信号ＭＹＰＬＵＰ＋に対しても結合される。

通常ＮＯＲゲート２６の出力は２進数１であり、従って
インバータ６５の出力（ＢＳＤＣＮＢ＋）は２進数零で
ある。これ等の条件は、信号ＢＳＤＣＮＮ−が時点７−
Ｃの直後即ち時点７−Ｃプラス索子２４と２６とに関連
する遅延期間の後信号ＢＳＤＣＮＮ−が２進数零の状態
になる時に変更される。このように時間７−ｃの直後に
、ＮＯＲゲート２６の出、−、。

力は２進数零の状態に変り、これによってフロップ６７
０Ｒ入力側に２進数１の状態を生じる。２進数１の状態
から２進数零の状態への変化はフロップ６７をリセット
し、これによりフロップろ７のＱ出力（ＭＹＲＥＱＴ＋
）に２進数零の状態を生じる。インバータ３５の出力に
おける２進数１の状態は、信号ＢＳＤＣＮＮ−が２進数
零である間及びそＱ）後遅延回路２５の遅延期間と合致
する６０ナノ秒の間存続ｆる。付与７０ツブ２２がリセ
ットされた直後でかつ信号ＢＳＤＣＮＮ−がＮＯＲゲー
ト２６の出力仙ｊに作用を有する前に、クロック６７の
クロック入力は付勢されてその結果そのＤ入力における
２進数１の状態はフロップ３７Ｑ）Ｑ出力を２進数苓か
ら２進数１の状態に変化させ、これによりフロップ１７
をクロックする。

ストローブ信号即ち信号ＢＳＤＣＮＤ＋がもはや存在し
ない時、第７図のタイミング図に示される如く信号ＢＳ
ＤＣＮＤ−に関し特に時点７−Ｇにおいて明らかなよう
に、ＮＯＲゲート２６の出力は２進数１の状態に逆戻り
、これによりインバータ３５の出力を２進数１の状態か
ら２進数零の状態に変化させることによってフロップ６
７をリセットする。このため、フロップ６７はそのクロ
ック入力の付勢に先立ってリセットされることが確保さ
れる。その後２進数零は、前記の操作が再び開始される
までフロップ３７のＱ出力信号ＭＹＲＥＱＴ＋に存在し
、覚ける。

前述の如く、要求フロップ１７のＱ出力とＮＡＮＤゲー
ト１９間の結合状態はバス２００上の装置の位置に依存
する。特にフロップ１７とＮＡＮＤゲート１９間のこの
結合における素子２８は、最高優先順位の装置ではない
全ての装＃においては直接接続である。最高優先順位の
装置に対しては、又特に第１図のメモＩＪ−２０２の場
合には、素子２８は遅延回線１３と同様な遅延素子であ
り、例えば２０ナノ秒の遅延作用を有する。その理由は
、最高優先順位の装置においては、そのＮＡＮＤゲート
１９の上位の９つの入力が２進数１の信号であるからで
ある。この２進数１の信号は、これに結合されたゾルア
ップ抵抗により９つの回線の各一つに対して与えられ、
このゾルアップ抵抗は信号ＭＹＰＬＵＰ十が結合される
と同様な方法でゾラス電圧源に結合されている。ＮＡＮ
Ｄゲート１９に対するこの９つの入力の各々が２進数１
であり、信号ＢＳＤＣＮＢ−が通常２進数１であり、又
更にユーザ準備完了信号（第８図のＭ　Ｃ，Ｄ　ＣＮ　
Ｐ　＋）が２進数１の状態であるとすれば、最高優先順
位の装置の優先順位ロジックにおいて遅延素子２８がな
ければ、この最高優先順位の装置は遅延回線１３により
与えられる遅延を生じることなくパスに対するアクセス
を常に獲得することになる。このように、素子２８に遅
延作用を与えることにより、最高優先順位の装置がその
要求ブロック１７をセットした後例えば２０ナノ秒間そ
の付与フロップをセットすることを禁止する。最高優先
順位の装置において遅延素子２８と並列の状態で、ゲー
ト１９に対する他の入力を用いて直接接続を提供するこ
とができ、それにより例えば８ｇ８図のロジックにおけ
ろ競争条ｉ牛の故に、フロップ１７Ｑ〕Ｑ出力側に生じ
た瞬間的なパルスに因るゲート１９の付勢な阻止する、 このように、最高優先順位の装置も又、別の装置のパス
・サイクルの間バス２００に対するアクセスを得ること
を禁止される。これは、実際にもし別のパス・サイクル
が進行中であれば、（Ｐ−号ＢＳＤＣＮＢ−が２進数零
となるためである。最高優先順位の装置の優先順位ロジ
ックのこの禁止作用は他の方法でも実施可能であること
は判るであろう。例えば、前掲の米国特許において説明
するように、遅延回線１３の出力はＮＡＮＤゲート１９
の別の入力に結合でき、この場合各装置の各優先順位ロ
ジックに対しては、ゲート１９の一人力における信号Ｂ
ＳＤＣＮＢ−の必要と、最高優先順位の装置の優先順位
ロジックにおける遅延素子２８に対する必要とを置換す
ることになる。しかし、本文に示したような大きな速度
を必要とするロジックにおいては、選択された構成要素
に依存する負荷効果は問題を生じる。従って、不文に説
明したような手法により、遅延回線１６は６素子負荷で
はなく２素子負荷を含んでいろ。更に、このような負荷
の問題は遅延回線１３の出力側にドライバ素子 このドライバの出力は負荷の問題を生じることなくＮＡ
ＮＤゲート１９、ＮＯＲゲート１４およびＡＮＤゲート
２０に接続される。しかし、これはこの」−うなドライ
バ素子の伝播遅延により決定されろ要因により優先ロジ
ックの動作速度を低下させる作用を有する。

〔メモリー・コントローラ・パス・インターフェース・ロジック〕

第１０図に示す如き２重取出しメモリー・コントローラ
・アドレス・ロジックに関して、このロジックはメモリ
ー・コントローラの一例、特にこれに対して４個迄のメ
モリー・モジュールを結合させた例である。パスから素
子４０により受取られたアドレスは、第２図に示す如き
フォーマットのパス・アドレス信号ＢＳＡＤＯＯ＋乃至
ＢＳ　ＡＤ０７＋により転送されろ。レシーバ４０から
のアト８レス指定は又以下に述べるパリティ・チェッカ
４７の入力として受取られる。レシーバ４０からのアド
レス信号およびインバータ４１の出力側のアドレス信号
はスイッチ４２により受取られる。

このスイッチは、パス２００に接続された殆んどのコン
トローラに配置され、特定のコントローラ装置のアドレ
スにセットされる。装置コントローラの場合には、この
スイッチはその装置をアト８レス指定するため使用され
る値にセットされる。メモリー・コントローラの場合は
、このスイッチは特定のメモリー・コントローラにより
制御されるメモリーのアトゝレスにセットされる、この
スイッチは１６本のＩＪ−）ｓを受入れ、その内の８本
のみがその出力側で多数人力ＮＡＮＤゲート４６に結合
される。レシ−７４００Å力側におけるパス・アドレス
・リードは、メモリー・コントローラにより制御される
所望のメモリー・ブロックの適正なアドレスを反映する
ようにセットされたビットに対し２進数零である。従っ
て、素子４０によりこの反転を行えば、２進数零として
バス２００ＶＣ受取られるアドレスのビットに対して２
進数１の信号がスイッチ４２の非反転入力側に与えられ
ろ。

同様に、インバータ４１からの出力リートゞは、パス２
００の入来アドレス・ビットにおける２進数１である各
位置に対して２進数１を有する。スイッチ４２の２つの
入力の信号が互いに補数である場合、１６進スイツチ又
は複数のトグル・スイッチ、より詳細には非ギャング型
８極２位置スイッチでよいスイッチ４２の内部のスイッ
チはセットされ、その結果正しいメモリー・アドレスに
対しては全て２進数１の信号がスイッチ４２０８つの出
力に現われる。このように、ゲート４３は全て２進数１
の信号を受取り、これが適正なメモＩＪ　−・アドレス
であり又以下に説明するようなメモリー・サイクルであ
れば、その出力側に２進数零を与える。スイッチ４２は
コンパレータの機能を与えるよう構成され、少くとも１
つのレベルのゲート作用の必要を除き、従って関連する
伝播の遅れを除去することが判る。更に、このスイッチ
は特定のメモリー・コントローラのアトゝレスを変更す
るための容易な装置を提供し、これによりシステムが構
成される方法を簡素化する。もしメモリー照合信号（Ｂ
ＳＭＲＥＦ＋）が２進数１であり、スイッチ４２により
比較されるアドレスがスイッチ４２の出力側に全て２進
数１を生成するならば、ＮＡＮＤゲート４３はＭＹＭＡ
ＤＤ−回線に２進数零の信号を与えるよう完全に付勢さ
れ、この信号はそれぞれ信号ＮＡＫ、ＷＡＩＴおよびＡ
ＣＫを生成するため使用される６つのＮＯＲゲート４４
．４５．４６の各々の１つの入力側で受取られる。

実際に信号Ｂ　Ｓ　Ｍ　ＲＥ　Ｆ＋が適正な２進状態に
なければ、このメモリーはアドレス指定できない。

前に示したように、アドレス・ビットは・ξリテイ・チ
ェッカ４７の入力にて受取られ、このチェッカは更にバ
スを介して受取られたアドレス・ノξリティであるＢＳ
ＡＰＯＯ＋ビットを受取る。パリティ・チェッカ４７は
９ビツトのメモリテイ検査を行い、そのＱ出力にＭＹＭ
ＡＤＰ−と表示された信号を生じ、これは２進数零がゲ
ート４４．４５および４６を部分的に付勢する時、これ
によりこのパリティが正しいことを表示する。

ゲート４４．４５．４６に対する第３の入力が−ｑｙｖ
ｆｉ　ｖ、−、−４８カ、６□うゎあ。−７，７７，゛
フサ４８は、例えば４つのＭＹＭＯ８Ａ〜乃至ＭＹＭＯ
３Ｄ−と呼ばれる入力を受取り、これらはこの特定のコ
ントローラに接続可能なメモリー・モジュールの４つの
全部又はその内のどれか１つがシステム内に実際に存在
するかどうかを表示する。これは、メモリーが１つの完
全なメモリーモジュール・アレーか部分的なアレーかの
いずれかを有するのを可能にする、即ちこのようなメモ
リー・モジュールの唯１つがシステムに接続できる。

以下に明らかＫなるように、２重取出し要求に応答して
２ワードゝに応答するメモリー・コントローラに対して
は、コントローラ内に２つ又は４つのメモリー・モジュ
ールが存在しなければならない。

もし第１のワードを含むメモリー・モジュールのみがこ
のコントローラ７に存在するならば、コントローラはそ
のワード８で応答して第２のワードが続かないことを表
示する。もし第１のワードを含むメモリー・モジュール
がコントローラに存在しなければ、コントローラは全く
応答しない。これ等の４つのメモリー・モジュールは更
にアドレス指定されて、マルチプレクサ４日を経てこれ
等が２つのバス・アドレス信号ＢＳＡＤＯ８＋およびＢ
ＳＡＤ２２＋によって設置されるかどうかを決定するた
めテストされる。マルチプレクサ４８はテキサス・イン
ストルメンツ社により製造され部番７４Ｓｉ５１なる装
置でよい。このマルチプレクサのｍ−信号の２進数零〇
状轢は、メモリー・モジュールがメモリー・コントロー
ラに存在することを表示する。

このように異なる構成のシステムに対しては、特定の１
つのメモリー・コントローラに１つのメモリー・モジュ
ールを接続でき、また別のこのようなコントローラに２
つのこのようなモジュールを接続でき、また実際には異
なるコントローラに接続されろ異なるメモリー・モジュ
ールは異なるタイプのものでもよい。例えば、このよ５
に半導体メモ１１−’ｒ１つのコントローラに接続でき
、一方１つの磁気コア・メモリーラ他のコントローラに
接続できる。更に、異なるサイズ即ちより大きなあるい
はより小さな記憶容量のメモリー・モジュールが使用で
きる。更に、複数のメモリー・モジュールを異なるコン
トローラに配置することにより、異なる速度のメモリー
が使用でき、これによりシステムの応答速度を増大する
。又、あるコントローラに対しては、通常所与の電力支
持及びタイミング能力が有り、一般にこのコントローラ
はこれに接続し得るメモリーの特性を確保する。

従って、例えばもしコア・メモリーと半導体メモリーと
の間等に必要とされる異なるメモリー速度即ち異なるタ
イミングがあれば、各タイプに対して異なるコントロー
ラが使用されねばならない。

更に、異なるコントローラの使用により、実際にそれら
メモリーが同一のバスに接続されていてさえ相互に同期
して本質上平行してランできるためそれらメモリーはよ
り迅速にランでき、１つのバスでは一時に唯１つの転送
のみが生じ得るが、問題は実際にはアクセス時間が既に
生じたためアクセス時間を要することなく情報がメモリ
ー内で準備完了となることである。

前述の如く、メモリーに対するものであれ又は別の周辺
装置に対するものであれ各コントローラはそれ自体の特
定のアドレスを有するのが通常である。このように、こ
れに接続された完全なメモリー・モジュール系を有する
別々のメモリー・コントローラに対しては、隣接メモリ
ー・アト９レスが与えられる。更に詳細には、各メモリ
ー・コントローラがこれに接続された４つのメモリー・
モジュールを有しかつこの各々のモジュールが約８００
０ワードの記憶容量を有するものとすれば、このような
各メモリー・コントローラは３２．０００ワード９に対
するアクセスを提供することができる。更に、２重取出
しメモリーの場合、各８０００（８Ｋ）ワードゞのメモ
リー・モジュールが８０００の偶数アト８レス・ワード
又は−８°ｏｏσの奇数アドレス・ワードを第１４図に
示す如く含むと仮定する。即ち、モジュールＡとモジュ
ールＢは下位の１６０００（１６Ｋ）ワードを含み、モ
ジュールＣとＤｂ４上位の１６０００ワードを含み、し
かも偶数のアドレス指定されるワードはモジュールＡお
よびＣに、又奇数のアドレス指定されるワードゝはモジ
ュールＢおよびＤに含まれる。

完全な３２．００［１ワードの記憶量が各メモリー・コ
ントローラに対するシステム内に結合させて各メモリー
のアドレスは隣接的となる。操作の観点から、隣接メモ
リー・アトゞレスはシステムのアドレス指定の目的のた
めのみでなく、システムにおいて増大した応答のために
も重要である。前述の如く、代表的には、メモリー・コ
ントローラはある種の特性のメモリーのためにサービス
を提供できるだけである。即ち磁気コア・メモリーはこ
れと関連する基本的なタイミング差のために半導体メモ
リート同じメモリー・コントローラに接続することがで
きない。通常これと同じことが異なる速度又は異なる電
力の要件のメモリーについても言える。このように、再
び各メモリー・コントローラは５２０００ワードの記憶
に対してサービスを提供できるものと仮定すれば、１６
０００ワードのみが高速メモリーのために使用されるべ
きとき、２つのメモリー・コントローラが使用されねば
ならないことを意味する。しかし、このことは代表的に
、メモリー・コントローラ・アトゞレスが３２．０００
ワード８離れているため高速メモリーと低速メモリーと
間のメモリー・アト８レスが隣接的でないことを意味す
ることになる。この場合、両方のメモリー・コントロー
ラに同じアドレスを持たせることにより隣接したメモリ
ー・アドレスを提供することができる。しかし、このこ
とは又、２つのコントローラの各メモリー争モジュール
の位置が各コントローラにおいて同じ場所に占められ得
ないことを意味することにもなる。より詳細には、第１
のコントローラは、信号ＭＹＭＯ８Ａ−およびＭＹＭＯ
８Ｂ−により示される如く第１４図のメモリー・モジュ
ール位置ＡおよびＢにおいて２つの８０００ワードのロ
ケーションを使用することになる。他のコントローラは
他の２つのメモリー・モジュールの位置ＣおよびＤを使
用することになり、その存在は信号ＭＹＭＯ８Ｃ−およ
びＭＹＭＯ８Ｄ−により表示されるであろう。このよう
に、これ等の２つのコントローラはシステム内であたか
も１つのコントローラであるかのように見える。更に例
を示せば、このような１つ０）コントローラはこの内部
で結合された１つのモジュールの形態の１つのこのよう
な８０００ワードのメモリーのみを有し、モジュールＡ
は偶数のアドレス指定される下位の１６にワードを含み
、同じアドレスを有する他のメモリー・モジュールはこ
れと結合し、他の６つの位置、即ちモジュールＢ、Ｃ，
Ｄにおける６つ迄のこのようなメモＩＪ−・モジュール
は奇数のアドレス指定される下位の１６にワードと、偶
数と奇数のアドレス指定される上位の１６にワードを含
み、従って２４，０００ワードの記憶量を提供する。マ
ルチプレクサ４８は、スイッチ４２とＮＡＮＤゲート４
６と関連して、２重取出し要求におけるメモリー・アド
レスによりアドレス指定されるワード（即ち、第１ワー
ド’）ｋ含ｔＪメモリー・モジュールがメモリー・コン
トローラに存在するかどうかを決定するように機能する
。このように、信号Ｂ、５ＡＤＯａ＋は、メモリー取出
し要求において与えられろメモＩＪ−・アドレスが上位
又は下位の１６にワード、即ちモジュールＣおよびＤあ
るいはモジュールＡおよびＢにあるかどうかを決定する
。信号ＢＳＡＤ２３＋が１ワード内の右方又は左方のバ
イトをアドレス指定するのに使用されるため、２重取出
し要求のメモリー・アドレスにおいてアドレス指定され
るワードが偶数のアドレス指定されるワードか奇数のア
ドレス指定されるワードゞか、即ちモジュールＡおよび
ＣかモジュールＢおよびＤにあるかを決定するのは信号
ＢＳＡＤ２２＋である。２重取出し要求において取出さ
れるべき２ワードの第１のワードゞのメモリー・アトゝ
レスのみがバス上に存在するため、マルチプレクサ４８
は取出されるべき２ワードの第１のワードを含むモジュ
ールが存在するかどうかを表示する信号を与えることが
判る。

以下の説明で判るように、他のマルチプレクサは、２重
取出し要求に応答して取出されるべき２ワードの第２の
ワードも又取出され◇べき第１ワードの場合と同じメモ
リー・コントローラ内に存在するかどうかを決定する。

　　　　　　　　　　　　　　　　　　１．１つ以上の
コントローラ間にメモリー・モジュールを配置させるこ
の能力は必らずしも異なるタイプのメモリーに限定され
ることはなく、実際にはコントローラに結合された欠陥
メモリー・モジュールの問題もアドレス指定できる。例
えば、ある冗長メモリー・モジュールが別のコントロー
ラに結合でき、その装置アドレスはセットされ、故障し
たメモリー　コントローラの装置アドレスは故障の検出
と同時に適宜リセ・ソトする。

再びゲート４４．４５．４６の付勢動作について、この
各ゲートは、付勢されてこの特定のメモリー・コントロ
ーラからの応答を許容するため、そのメモリー・コント
ローラのアドレスと、アドレス指定されたモジューラが
システムに存在することの表示と、およびパリテ・ｆ・
チェッカ４７により表示される如くアドレス・パリティ
は適正であることの表示とを受取らねばならない。これ
らＮＯＲゲートに対する他の人力は、前述の如く使用中
状態ロジックとロック履歴ロジックの組合せから得られ
る。

メ〔リー・コントローラの使用中信号はフロップ４９に
より与えられ、このコントローラがデータの読、出し又
は書込み中、メモリーのリフレッシュ中又はバスの待機
中であることを表示する。このＤタイプのフロップ４９
は信号Ｆ”、　Ｓ　Ｄ　ＣＮ　Ｎ　＋によりクロックさ
れる。もしメモリー・モジュールが使用中であれば、Ｗ
ＡＩＴ信号が生成される。

このように、もしフロップ４９のＱ出力における信号Ｍ
　Ｙ　Ｂ　Ｕ　Ｓ　Ｙ−が２進数零であれば、他の条件
が満たされるときこの状態はゲート４５を完全に付勢の
状態にさせ、素子５６における関連するフロップをセッ
トさせる。尚、これは、信号ＢＳＤＣＮＤ＋が素子５６
のクロック入力で受取られる時桁なわれる。この時、こ
のフロップ５６は信号１３　Ｓ　Ｄ　ＣＮ　Ｂ−が第９
図に示すゲート２６Ｍの出力側で２進数零から２進数１
の状態に遷移する時、インメータ６６を介してクリアさ
れるととが判る。ゲート４６の１つの出力に結合された
肯定応答信号は、ＭＹＢＵＳＹ＋により示される如く、
２進数零がフロップ４９のＱ出力に生成される時に生じ
る。又、ＷＡＩＴ信号はメモリーが依然として使用中で
あるため非常に短い遅延があることを意味することが判
る。

ＡＣＫ、ＮＡＫ、ＷＡＩＴ信号の内どれが生成されるか
を表示する他の条件はロック信号であり、この信号は前
に述べたように多数サイクル・バス転送を有１〜、これ
によりある装置は、操作に割込むことのできる他のロッ
クされた装置がない状態にて特定のロケーションにアク
セスできる。このロック操作の効果は、メモリー−コン
トローラの使用中の状態をある種類の操作に対する１つ
のサイクルの完了を越えて拡張することである。このシ
ーケンスの最後のサイクルが完了する前にロック操作の
開始を試みる装置はＮ　Ａ　Ｋ信号を受取る。

しかしメモリーは依然と１．てこ又で説明するようにメ
モリー要求に応答する。これ等サイクル間の介在時間が
転送に関与する他の装置によって使用できることが判る
。ロック操作は主と１〜で、２つ以上の装置が例えばメ
モリー装置き同じ資源を共用することが望ましい場合に
使用される、５どんな数のバス・サイクルでも含むこと
ができるロック操作は、共用資源の制御を司っている特
定の装置によってロックを解かれる。共用資源がロック
される時、この共用資源をアクセスすることを欲する他
の装置は、もしこの他の装置がロック制御信号を表示す
るならばロックアウトされる。もしロック制御信号が提
出されなければ、このような他の装置は、例えば緊急の
要求又は手続を処理するために共用資源に対するアクセ
スを得ることが可能となる。ロック制御信号を提出する
任意の装置が共用資源に対してアクセスを得る前１（、
その装置はこの資源をテストしてこの装置がロックされ
た操作（（関与しているかどうかを調べ、もしこの資源
がロックされた操作に関与していなければ、同じバス・
サイクルの間この装置はこの資源に対するアクセスを得
ることができる。

このように、ある資源を共用するためのロックされた操
作は適当な制御即ちロック制御信号を発するこれ等装置
間で有効なものであって、例えば情報のテーブルが記憶
される一部分のメモリーを共用するために使用できるこ
とが判る。更に、もし装置の１つが共用資源における情
報を変更することを欲するならば、他の装置が部分的に
変更された情報に対してはアクセスできないがこの様な
変更が全て完了〔７た後でのみアクセスを許容されろよ
うに、他の装置がロックアウトされ得る。読出ｌ、変更
書込み操作はこのような場合に含まれる。

ロックされた操作を用いることにより、多重処理システ
ムを支持できることが判る。例えば、２つの中央処理装
置を同じバス２００に接続させて、両方の装置が、もし
ロックされた操作を用いるならば干渉なしにバスに接続
されたメモリー装置を共用することができる。

ロックされた操作に対する信号Ｂ５５ＨＢＧ−は明らか
なようにこれ迄述べたものと若干異なる方法で使用され
ることが判る。このロックされた操作の間、信号Ｂ５５
ＨＢＣ−は、テスト及びロック手段によって共用資源に
対するアクセスを得るためかつこの装置がそのロック操
作を終えた時共用資源のロックを解くため１つの資源を
共用し７ようとする装置によって発される。

このように、第１０図により４４Ｊるように、ロック履
歴フロツゾ５０が設けられ、これがセットされるときロ
ックされた操作が進行中であってこれによりＮＡＫ信号
をドライバ５９を経て要求側装置へ発生させることを示
す。第１０図のロジックが共用された資源に対するバス
２００のインターフェース・ロジックな表わすものと仮
定すれば、信号）３　Ｓ　Ｌ　ＯＣＫ±（２進数１の状
態）はＡＮＤゲート５２と素子５６のフロップＤ３の両
方により受取られる。これにより素子５６は、ＡＮＤゲ
ート５つの１つの入力側で受取られる信号ＭＹＬ○ＣＫ
＋を生成する。もしロック履歴フロップがセットされな
いとき、信号ＮＡＫＨＩＳ＋は２進数零となり、これに
より、ゲート５２に対する他の２つの入力の状態とは無
関係に、ゲート４６に対する一入力端に２進数零を生成
する。も１−ゲート４６の全ての入力端が２進数零を受
取り、これによりこの装置に対する最新のアドレスが受
増られたことかつ共通の素子即ちノぐツファが使用中で
ないことを表示し、そのとき信号ＢＳＬＯＣＫ＋に応答
して素子５６およびドライノｚ６１を介してＡＣＫ信号
が生成される。ＡＣＫ信号きＡ　Ｙ　Ａ　ＣＫ　Ｒ−１
−は完全にＡＮＤゲート５１を付勢してそのＤ入力端信
号Ｂ５５ＨＢＣ−の２進数１の状態に応答１〜て履歴フ
ロップ５０をセットさせる。尚、このＢ５５Ｆ（ＢＣ−
はロックされた操作の開始時の信号ＢＳＬＯＣＫ＋の２
進数１の状態と共に受取られる。このように、テストお
よびロック操作は同じバス・サイクルの間に実施される
。

もしフロップ５０が信号ＢＳＬＯＣＫ＋およびＢ５５Ｈ
ＢＣ−の２進数１の状態を受取った時点で既にセットさ
れていたならば、２進数１の信号がＡ　Ｎ　Ｄゲート５
２の出力側で生成され、これにより、他の全ての条件が
；茜たされるならばＡＮＤゲート４４をしてＮＡＫ信号
を生成させるように２進数零の状態をインバータ５８の
出力側に生じる。このように、テスト及びロック操作は
Ｎ　Ａ　Ｋ応答を生じて別の装置が共用資源を使用する
ことを禁止していたであろう。

−たん共用資源を用いる装置がその操作を完了するなら
ば、この装置はこの資源のロックを解かわばならない。

この操作は、信号１３　Ｓ　Ｌ　ＯＣＫ　−の２進数１
の状態および信号）３　Ｓ　Ｓ　ＨＢ　Ｃ−の２進数零
の状態をユーザ装置から受取ることにより行われる。こ
れは、第１０図のロジックがＡＣＫ応答を与えることを
可能にしてゲート５１を付勢し、これにより信号Ｂ５５
ＨＢＣ−の２進数零の状態の故に履歴フロップ５０を有
効にリセットする。共用資源はこの時自由に池の装置に
対１２てＡＣＫ応答を行えるようになる。又この共用資
源は、ロック履歴フロップ５０のクリア入力端のバス・
クリア信号（信号ＢＳＭＣＬＲ−の２進数零の状態）に
よりロックを解くことができる。

共用資源は信号ＢＳＬＯＣＫ＋の２進数１の状態を提示
する他の装置をロックアウトするのみであることが判る
。例えばもし信号ＮＡＫＨＩＳ＋が２進数１であるよう
にその履歴フロップをセットさせた共用資源に対しであ
る装置がアクセスを得ることを欲する場合、そのとき信
号ＢＳ　ＬＯＣＫ−４−が２進数零であれば、ＡＮＤゲ
ート５２の出力は２進数零となり、これによりＮＡＫ応
答を禁止Ｉ７又他の条件に従ってＷＡＩＴ又はＡＣＫ応
答のいずれかを可能にする。このように、資源が１つの
ロックされた操作に関与する場合でも、ある装置は共用
された資源に対してアクセスを行うことができる。

とのように、コントローラのいずれかからのＷＡＩＴ信
号の生成は高い優先順位のある装置即ちコントローラを
してバス・サイクルのシーケンスに割込ませて必要に応
じてこのバスの使用を可能にすることが判る。もしサー
ビスを要求中のより高い優先順位の装置がなげれば、特
定のマスター／スレーブ構成が、マスターにより肯定応
答が受取られこれによりＷＡＩＴ条件を終了する迄維持
される。このように、信号ＢＳＤＣＮＮ＋はスレーブに
６つの応答即ちＮＡＫ、、　ＷＡ　Ｉ　Ｔ、Ａ、ＯＫ信
号の内どれか１つを生成させる。これ等の応答のどれか
の終りに新らしい優先順位回路サイクルが生じ、この装
置がバスに対するアクセスを得るかあるいは別のより高
い優先順位の装置がバスを獲得する。この時、バス上の
信号状態は装置内部に示される信号に対して逆の２進状
態であることが判るであろう。例えば、バス要求信号は
、例えば第８図のドライノζ１８とレシーバ１１間のバ
ス上においである状態にありかつコントローラ自体にお
いて反対の状態にあることが照合される。更に、前述の
如く、バス上で接続されたコントローラのいずれかの間
の第４の応答は全く応答がないことである。このように
、もし１つのマスターがメモリーからサービスを要求中
であり又このメモリーがシステム内に設置されていなけ
れば、当技術において公知のタイム・アウト素子は例え
ば５マイクロ秒の如きある期間の後ある信号を生じ、こ
れによりＮＡＫ信号を生成する。この時、中央プロセサ
は割込みルーチン即ちトラップ・ルーチンによる如（し
て動作を行うことかできる。

前述の如く、情報がメモリーから転送中である時、この
メモリーはＮＡＫ又はＷＡＩＴ信号を決して受取れない
。これは、本発明の装置の特有の優先順位構成のためで
ある。このメモリーは最高優先順位の装置である。もし
ある装置がメモＩＪ−に対しこの装置へ情報を送ること
を要請するならば、この装置はある時点でこの情報を期
待することができる。もしこの装置がメモリーに対して
ＷＡＩＴ又はＮＡＫ信号を生成するならば、このメモリ
ーは最高優先順位の装置であるため、メモリーは、デー
タ転送を要求した特定のコントローラに対するアクセス
を得ようと試み続け、又バスの停止を行うことができる
が、これは即ちメモリーが最高優先順位の装置であるた
め前に要求を行っていた特定のコントローラによりデー
タが受入れられる迄これ以上のデータ転送をバスが行う
ことを有効に禁止することかでさるのである。実施にお
いては、第９図のメモリー・コントローラ・ロジックに
おいて明らかなように、メモリーに対するＷＡＩＴ又は
ＮＡＫ応答がＮＯＲゲート２１Ｍの入力端に生じる信号
ＢＳＷＡＩＴ＋又はＢＳＮＡＫＲ＋によりメモリー付与
フロップ２２Ｍがリセットされる結果となる。この結果
、２倍長ワード関連ロジック９４およびＮＯＲゲート２
９Ｍを介してユーザ・フロップ１５Ｍのりセットを生じ
、これは要求フロップ１７Ｍのリセットを生じることに
なる。これ等フロップのりセツティングの作用はメモリ
ーに対するＷＡＩＴ又はＮ　Ａ　Ｋ応答の結果メモリー
が再びデータを要求側装荷に転送しようとしなくなり、
従ってこのデータは効果上失なわれることである。この
よう（Ｃ１肯定応答のみがデータ受入れのためメモリー
からの要求に応答して行うことができる。しかし、コン
トローラは、データを失なうことなく　Ｎ　Ａ、　Ｋ又
はＷＡＩＴ信号を別のコントローラ又は制御プロセサに
対して生成することが許容される。更に、一般的規則は
、もし１つのコントローラがより高い優先順位のコント
ローラからの情報を要求するならば、要求側のコントロ
ーラは情報を受入れるため準備完了していなければなら
ず、従ってＡＣＫ信号で応答しなげればならない。

もしこの装置の準備が完了していなければ、他の条件が
満たされるものと１．て、ＮＡＫ信号が生成される。Ｗ
ＡＩＴ信号ではなくＮＡＫ信号が発生される理由は、も
しコントローラ２１０の如きあるコントローラが使用中
であれば、そのターミナルは一般に数マイクロ秒よりも
長く欧州中となるが長くても数ミリ秒使用中となるため
である。

このように、もしマスターに対する表示がマスターが試
行を維持することであれば、サイクル時間は浪費される
ことになる。むしろ、この表示は、要求側装置が不必要
にバス・サイクルを使用してシステムの全体的な応答を
遅らせるのではなくデータ処理ど並行することであるべ
きである。要求側の装置全てが行わなければならないこ
とは都合のよいときに内光（宛先）装置を再試行するこ
とである。

再びメモリー使用中フロップ４９０作用については、デ
ータ人力はバス操作と非同期の信号ＭＯ８ＢＳＹ士を受
取るよう結合されている。この信号は、任意のコントロ
ーラに対しバスで生じている操作の如何を問わず、いか
なる時でも受取ることができる。フロップ４９のクロッ
ク入力側でマスターから信号＋３　Ｓ　Ｄ　ＣＮ　Ｎ＋
が受取られる時、履歴はメモリーの状態、即ちこのメモ
リーがこの時使用中であるか否かに関して記憶される。

このように、この操作はバス・サイクルへの応答におけ
る混乱を除去する。フロップ４９による履歴の保持が行
われなければ、バスサイクルをＷＡＩＴ状態で開始し、
そして同じバス・サイクルをＡＣＫ条件を生じる状態で
終了することが可能になるであろう。このように、両方
の応答は同じノＺス・サイクルの間に行われるおそれが
あり、これがエラー状態となる。履歴フロップ４９の使
用により、この応答は信号ＢＳＤＣＮＮ十が受取られる
ときのコントローラの状態に関し固定され、それにより
メモリー速度における許容差即ち相異とは無関係に非同
期応答を可能にする。

２重取出し操作応答サイクル 前の記述は、マスターとしての中央プロセサがメモリー
の２重取出し要求を行い、メモリー・コントローラが要
求の受入れ又は拒否のいずれかで応答する２重取出し操
作の第１のバス・サイクルの論議を尽（すものである。

次に、メモリー・コントローラがマスターであり中央ゾ
ロセサがスレ−ブとなる第２および第５のノ２ス・サイ
クルについて論議する。これ等の２つのバス・サイクル
においては、このメモリー・コントローラはバスを要求
し、中央プロセサが受入れるべき要求された情報をバス
に入れる。これ等の２つのバス・サイクルについて次に
第９図、第９Ａ図、第１１図および第１１Ａ図に関して
詳細に記述する。

〔メモリー・コントローラの優先順位回路網ロジック〕

第９図は、ロジックの各メモリーがバス・サイクルを要
求し、タイ遮断を行い、ＤＡＴＡＣＹＣＬＥ　　ＮＯＷ
信号Ｆ３　、Ｓ　Ｄ　ＣＮ　Ｎ−を生成することを要求
することを示している。バス上の他の全ての装置は初期
接続機能のための同様なロジックを有し、例えば中央プ
ロセサは第８図に示した優先順位回路網ロジックを有す
る。又第９図に示されるのは、２重取出し操作の間メモ
リーの初期接続機能を変更するロジックである。この２
倍長ワーｌ゛関連ロジック、素子９４は第９Ａ図におい
て更に詳細に示される。第８図および第９図の優先順位
回路網ロジック間の論理素子および機能が似ているため
、以下にその相違点についてのみ論述する。即ち、第９
図においては、素子１０Ｍ１１１Ｍ、１５Ｍ、１４Ｍ、
　　１６ｂｉ１１８Ｍ、２０Ｍ、２１Ｍ１２２Ｍ、２３
Ｍ、２４Ｍ、２５Ｍおよび２６Ｍは第８図の対応する素
子１０乃至２６と同一であり同じように機能する。第９
図の素子１２Ｍ、１５Ｍ、１７Ｍ、１９Ｍ、２８Ｍおよ
び２９Ｍは第８図の各素子１２乃至２９と同様であり、
以下にその相異についてのみ記述する。

バス要求は、メモリーが前取て要求されたデータを転送
する用意がある時（即ち、応答第２半バス・サイクルの
始めの期間）のみメモリーにより行われる。再び第９図
において、メモリーが要求を受入れかつＭＯＳメモリー
のリフレッシュサイクルを実行中でない時、第９Ａ図の
メモリータイミング・ゼネレータ９５は、回線１８５を
介１．てユーザ・フロップ１５Ｍのクロック（Ｃ）入力
端に接続されるクロック機能信号ＤＣＮＮＧ〇−を生成
する。信号ＤＣＮＮＧＯ−が２進数零から２進数１の状
態に変る時、回線１８４を介してユーザ・フロップ１５
ＭのＤ入力端に接続される第９Ａ図のＮＯＲゲート８７
からの信号Ｉ　Ｎ　ＲＥ　Ｄ　Ｙ−がユーザ　フ！′：
Ｉツ７１５Ｍ、つＱ出力に転送される。

信号ＩＮＦＩＥＤＹ−は２進数１であるため、第９Ａ図
に関する以下の論述から明らかなように、ユーザ・フロ
ップ１５ＭのＱ出力信号、即ち記憶された要求信号５Ｔ
ＲＥＱＱ＋は２進数１となる。

ユーザ・フロップ１５Ｍのセット（Ｓ）人力は、プラス
電源に対するプルアップ抵抗を介して受取られる信号以
外の例ものでもない信号ＭＹＰＬＵＰ＋によりその入力
を２進数１にセットすることにより有効に消勢される。

もしこの他に継続中のバス・サイクル要求がなく（信号
ＢＳＲＥＱＴ−は２進数１）、データ・サイクルは進行
せず（信号ＢＳＤＣＮＮ−は２進数１）、システムは初
期設定から全てＤロジックをクリア中でない（信号ＢＳ
ＭＣＬＦｔ−は２進数１）場合、ＮＯＦ！ゲート１４Ｍ
の出力である信号ＢＳＢＳＹ−は２進数１となる。バス
、クリア信号Ｂ　Ｓ　ｋＡ　ＣＬ　Ｒ−は第９図のＡＮ
Ｄゲート１２Ｍに対する人力で、第８図のＡＮＤゲート
に対する人力のマスター　クリア信号ＭＹＭ［ＬＲ−と
置換する。従って、２進数１の状態になる記憶された要
求信号５ＴＲＥＱＱ＋は、ＮＡＮＤゲート１６Ｍに対す
る両人力を２進数１にして、その結果ＮＡＮＤ１６Ｍの
出力は２進数零となる。要求フロップ１７Ｍのセット人
力における２進数零の発生は、要求フロップ１７Ｍをセ
ットさせることになる。フロップ１７Ｍのクロック人力
は２進数零に接地されており、フロップ１７ＭはＮＡＮ
Ｄゲート１６Ｍの出力によってのみセットされる。要求
フロップ１７ＭのＱ出力を２進数１の状態にセットする
と、要求がバスのタイ遮断回路網即ちＮ　Ａ　Ｎ　Ｄゲ
ート１９Ｍに与えられてこのバス要求の優先順位を他の
可能な即ち同時の要求（もしあれば）と比較する。同時
に、要求フロップ１７ＭのＱ出力はバス・トランシーバ
に送られ、こｋで素子１８Ｍによって反転されてバス上
でバス要求信号ＢＳＲＥＱＴ−どなる。

信号ＢＳＲＥＱＴ−が２進数零になると、この信号１ｉ
システム内の他の要求フロップ１７Ｍを他の任意の記憶
された要求がセットしないようにする。どの装置もその
ユーザ・フロップ１５Ｍをセットすることによって１つ
のバス・サイクルを要求できるため、いかなる時も２つ
以上の要求フロップ１７Ｍがセットできこれは各々可能
性のある将来のバス・サイクルを表示する。同時の要求
がある時、Ｎ　Ａ　＋＼ＴＤゲート１９Ｍが適当な付与
フロップ２２Ｍをセットすることにより最高優先順位を
要求する装置にデータ・サイクルを与える。

いずれかの装置にデータ・サイクルを与えるためにはＮ
　Ａ　Ｎ　Ｄゲート１９Ｍはその人カタイ避断信号の全
てが２進数１でなければならない。第８図に関して既に
述べたように、最高優先順位の装置即ちメモリーにおけ
る素子２８　Ｍは遅延素子１５１１４と同様な遅延素子
であり、これは例えば２０ナノ秒の遅れを有することが
できる。最高優先順位の装置における素子２８Ｍの遅れ
がなげれば、このような最高優先順位の装置は常に、遅
延回！１５Ｍにより与えられる遅れを生じることなくバ
スに対するアクセスを常に獲得してしまう。

このように、素子２８Ｍに遅れを与えることにより、最
高優先順位の装置即ちメモリーがその要求フロップ１７
Ｍをセットする時から例えば２０ナノ秒間の遅延期間だ
けその付与フロップ２２Ｍをセットすることを阻止する
。最高優先順位の装置においては、遅延素子２８Ｍと並
列の直接接続が要求フロップ１７ＭのＱ出力からＮ　Ａ
　Ｎ　Ｄゲート１９Ｍの人力へ与えられ、それにより例
えば第９図のロジックにおける競争条件の故に、フロッ
プ１７ＭのＱ出力側に生成された瞬間的なノξルスに因
るゲート１９Ｍの付勢を回避する。メモリーは、その要
求フロップ１７Ｍがバス・サイクルが与えられる時速に
準備完了していることを予期してこのフロップ１７Ｍを
セットすることによりバスを予め要求しないため、第８
図の中央プロセサの優先順位回路網ロジックに対して前
述１．た如（信号Ｍ　ＣＤ　ｅ　ｌ−Ｔ　Ｐ＋と対応す
るＮ　Ａ　Ｎ　Ｄゲート１９Ｍに対する入力としてのユ
ーザ準備完了信号はない。

ＮＡＮＤゲート１９Ｍの他の人力は、第８図のＮ　Ａ　
Ｎ　Ｄゲート１９の入力と同様に作用する。各装置は、
バス要求を行う時そのＡＮＤゲート２０Ｍの出力を２進
数零に駆動する。このように、信号１３８　Ｍ　Ｙ　Ｏ
Ｋ＋は２進数零にセットされ、そしてこの信号は）２ス
に送られてそこでより低い順位の装置におけるＮＡＮＤ
ゲート１９Ｍであるタイ遮断ゲートに対する消勢信号と
なる。

メモリーは、常にバス上の最高優先順位の位置を占有す
る。この位置においてタイ遮断信号はプルアップ抵抗か
らの２進数１の信号に結合される。

システム内に更に高い優先順位のメモリー・コントロー
ラがなげれば、メモリーが信号ＭＹＲＥＱＴ＋を生成す
る時、ＮＡＮＤゲート１９Ｍの入力には２進数零のタイ
遮断信号がなく、この状態、−ＩＮＡＮＤＮＯＲゲート
２９Ｍ２進数零になることを禁止し、このため付与フロ
ップ２２Ｍをセットする。

フロップ２２Ｍのクロック人力は接地即ち２進数零であ
り、フロップ２２ＭはＮＡＮＤゲート１９Ｍの出力のみ
によってセットされる。

付与フロップ２２Ｍのセット動作は、２進数１となる付
与フロップ２２ＭのＱ出立側に信号Ｍ　Ｙ　Ｄ　ＣＮ　
Ｎ＋を生じこれはバス・トランシーバ２６Ｍを経て反転
されてバス上に信号Ｂ　Ｓ　Ｄ　ＣＮ　Ｎ−として送出
される。又回線１８２上の信号Ｍ　Ｙ　Ｄ　ＣＮ　Ｎ＋
は、後に述べるような２重取出し転送がなげれば、ユー
ザ・フロップ１５Ｍを（２倍長ワード関連ロジック９４
、回線１８３の信号５ＴＲＥＱＲ＋およびＮＯＲゲート
２９Ｍを介して）リセットする。又信号ＭＹＤＣＮＮ＋
は、パス上にメモリー・データ、メモリー識別コードお
よびある他の制御信号を通す。

２重取出し操作の間、要求個装＠（主メモリーに対して
、２倍長ワードが２重要出し信号ＢＳＤＢＰＬ−をバス
上で２進数零にセットすることにより要求されることを
通知する。タイミング・ゼネレータとおよびバス制御ロ
ジックの一部とは、２重取出しメモリーをして以下に述
べるように１ワードではなく２ワーｌ゛で応答させる。

２重取出し転送に使用されるバス制御および応答ロジッ
クは第９図および第９Ａ図に示される。

次に第９図において、単一取出し転送の間、信号ＭＹＤ
ＣＮＮ＋はメモリーが１つのバスサイクルを与えられて
いる時付与フロップ２４Ｍにより生成され、所要のデー
タ・ワードを送り戻す。メモリー　ユーザ・フロップ１
５Ｍは、ＮＯＲゲート２９Ｍを介して信号５ＴＲＥ　Ｑ
　Ｒ＋の前縁部時にリセットされる。回線１８ろ上の信
号５ＴＲＥＱ、Ｒ＋は、以下において判るように回線１
８２上の信号Ｍ　Ｙ　Ｄ　ＣＮ　Ｎ＋に応答して２倍長
ワード関連ロジック９４により生成される。ユーザ・フ
ロップ１５Ｍのリセット動作は、そのＱ出力の信号５Ｔ
ＲＥＱＱ−を２進数１にさせ、ＮＯＲゲート７０を介し
てメモリーの要求フロップ１７Ｍをリセットする。要求
フロップ１７Ｍのリセット動作は、そのＱ出力の信号Ｍ
　Ｙ　ＲＥ　Ｑ　Ｔ−を２進数１にし、ＡＮＤゲー）２
０Ｍを経て信号）３重ＭＹＯＫ＋を２進数１にし、これ
により次の操作のためバスを解放する。このように、単
一取出し操作の場合に、信号Ｍ　Ｙ　Ｄ　ＣＮ　Ｎ＋は
第１の応答サイクルが生じた後ユーザ・フロップ１５Ｍ
をリセットするカ＼　以下において判るように、２重取
出し操作においてはユーザ・フロップ１５Ｍがリセット
される前に２つの応答サイクルが要求されることが判る
。

第９図は又、メモリー要求の間パス・データ・リードの
内容を想起するためメモリー・コントローラにより使用
されるロジックを示している。２Ｚス・データ・リード
信号ＢＳＤＴ○〇−乃至ＢＳＤＴ１５−は第９図の１６
のレシーバ９７によす受取られて反転される。その結果
得る信号Ｐ、ＳＤ　Ｔ○０＋乃至ＢＳＤＴ　１５＋は、
スレーブとしてメモリー・コントローラがメモリー要求
に肯定応答する時、第１０図のロジックからの回線１８
６上の信号Ｍ　Ｙ　Ａ　ＣＫ　Ｒ＋によりレジスタ９８
にクロックされる。レジスタ９８は１６のＤタイプのク
ロックからなり、バスデータ・リードの内容を想起する
ために使用される。メモリーに対する書込み要求の間、
バス・データ回線は、メモリーに書込まれう、よ、６１
ッ、。ワー、。アー、６いい、０　　　□゛′′メモリ
ー読出求の間、バス・データ回線は要求側のチャネル番
号および機能コードを第４図に示されたフォーマットで
包含する。読出し要求の応答サイクルの間、単一取出し
又は２重取出ｔ７の読出し要求、チャネル番号、および
機能コードは、第６図に示されたフォーマットでバス・
アドレス回線における要求側装置に折返される。このチ
ャネル番号と機能コードの折返し操作は信号Ｍ　Ｙ　Ｄ
　ＣＮ　Ｎ−により実行され、この信号は、マスターど
してのメモリー・コントローラがバスを与えられている
時レジスタ９８の内容をバス・アドレス回線に通すよう
１６のドラ・イバ９９を付勢する。以下の説明で判るよ
うに、応答サイクルの間の機能コードの折返し動作は、
データの単一取出し要求に応答するメモリ一応答サイク
ルと、手順の２重取出し要求に対する応答であるメモリ
ー応答サイクルとを中央プロセサに識別させる。

次に第９Ａ図において、メモリーが２倍長ワード読出し
要求を受入れる時、メモリーがＭ　ＯＳメモリー・リフ
レッシュ・サイクルにないものとすればＡＮＤゲート７
６の出力の２倍長ワード取出（１０１） し信号ＤＦＥＴＣＨ十は２進数つとなる。信号Ｄ　Ｆ　
ＥＴ　ＣＨ＋ハ２つノ連続する信号ＭＹＤＣＮＮ−１−
をメモリーに発生させ、これら信号が以下に述べるよう
にマスターによって要求された２つのデータ・ワードを
送出する。マスターが２重取出し要求を行う時、ノζス
上の信号ＢＳＷＲＩＴ−は２進数１であり読出し要求を
表示し、従ってレシーバ（反転増巾器）７１の出方は２
進数零となる。又、２重取出し要求の間、バス上の２重
取出し信号ＢＳＤＢＰＬ−は２進数零であるため、レシ
ーバ７２の出力は２進数１となる。もし取出されるべき
ワードの最初のもの、即ちバス・アドレス回線ＢＳＡＤ
ＯＯ−乃至Ｂ　Ｓ　Ａ−Ｄ　２２−によりアドレス指定
されるワードを含むメモリーが特定のメモリーに存在し
このメモリーが使用中でない場合、第１０図のメモリー
・コントローラ・ロジックは信号ＭＹＩＣＫＲ＋を２進
数零から２進数１の状態に変換させ、この状態はＤ入力
を素子７４のＱ出力にクロックする。即ち、人力Ｄｏに
おける２進数零の信号ＢＳＷＲＩＴ＋はＱＯ高出力クロ
ッ（１０２） りされて書込みメモリー信号ＷＲＩＴＭＭ−）−を２進
数零に、ＱＯ高出力読５出しメモリー信号ＲＥＡＤＭＭ
＋を２進数１にする。素子７４の０１人力における２進
数１の信号）ｌ　Ｓ　Ｄ　Ｂ　Ｐ　Ｌ＋はそのＱ１出力
にクロックされて信号ＭＤＦＥＴＣＨ十を２進数１にす
る。メモリーのリフレッシュが進行中でない状態におい
て、信号ＲＥＦＣＯＭ−は２進数１であり、メモリーが
テストされないため２倍長ワードの禁止が進行中でない
状態において信号ＤＶＤＩＮＨ−は２進数１であり、か
つ信号ＲＥＡＤＭＭ＋が２進数１にセットするとＮＯＲ
ゲート７５の出力の信号ＤＦＨＩＮＨ−は２進数１にな
る。ＡＮＤゲート７６への肉入力が２進数１になると、
その出力の信号ＤＦＥＴＣＨ＋は２進数１になる。

ＮＡＮＤゲート７８に対する人力における、信号Ｍ　Ｙ
　Ａ　ＣＫ　Ｒ＋を例えば１００ナノ秒遅れさせるメモ
リー・タイミング・ゼネレータ９５により生成される信
号ＤＶＤＳＥＴ＋と信号Ｄ　ＦＥ　Ｔ　ＣＨ＋どの一致
は、その出力の信号ＤＷＤＳＥＴ−を２進数零にしてこ
れにより２重取出し履歴フロップ８０をセットする。２
重取出し履歴フロップ８０の目的は、メモリーが２重取
出し操作に応答している最中であることを想起すること
であり、その結果メモリーは、バスの制御を獲得１〜で
２つの応答サイクルの最初の応答サイクル中応答すると
き、２重取出し信号ＢＳＤＢＰＬ−を２進数零にセット
して要求側に対しこれが２ワードの内の最初のものであ
ることを通知する。２重取出し履歴フロップ８０のＱ出
力側において２進数零である信号ＤＷＤＨＩＳ−は、Ｎ
ＡＮＤゲート８１の出力が、最初の応答サイクルの間口
線１８２上の２進数１の信号Ｍ　Ｙ　Ｄ　Ｇ　Ｎ　Ｎ＋
でメモリーが応答する時、ＮＡＮＤゲート８１の出力が
２進数零になることを禁止する。信号ＤＷＤＨ工Ｓ−に
よるこの禁止状態は、２進数１である信号Ｍ　Ｙ　Ｄ　
ＣＮ　Ｎ＋に応答してインバータ８２の出力が２進数１
にならないようにし、これによりメモリーのユーザ・フ
ロップ１５Ｍが第９図のＮＯＲゲート２９Ｍを経てリセ
ットすることを禁止する。２重取出し履歴フロップによ
るメモリー・ユーザ・フロップ１５Ｍのこの禁止状態は
メモリー要求フロップ１７Ｈのリセットを禁止してその
結果信号Ｍ　Ｙ　ＲＥ　Ｑ　Ｔ＋は２進数１に止まり、
更にメモリーがＦライフζ１８Ｍを経てバス・サイクル
を要求し続ける結果となる。第１のメモリ一応答サイク
ルの間、回線１８２の信号ＭＹＤＣＮＮ十の前縁部はＮ
ＡＮＤゲート８６の出力側に２重応答信号ＤＷＲＥＳＰ
−を生じ、このゲート８６は又２重取出し履歴クロック
８０のＱ出力である２進数１の信号ＤＷＤＨＩＴ＋を入
力として有する。２進数零である信号ＤＷＲＥＳＰ−は
、インバータ８４により反転され、再びドライバ８５に
より反転されて２進数零の信号＋３　Ｓ　Ｄ　Ｂ　Ｐ　
Ｌ−としてバスに送出される。

信号ＤＷＲＥＳＰ−も又、その９人力におけるＱ出力を
そのＱおよびて出力にクロックすることにより２重取出
し履歴フロップ８０をリセットする。

２重取出し履歴フロップ８０のこのリセット動作はその
Ｑ出力を２進数１にすることになり、その結果ＮＡＮＤ
ゲート８１に生じる次の信号（１０５） Ｍ　Ｙ　１）　ＣＮ　Ｎ＋はインバータ８２どＮ　ＯＲ
ゲート２９　Ｍを介してメモリー・ユーザ・フロップ１
５？Ｊをリセットするよう作用する。ユーザ、クロック
１５Ｍの１ルセット動作はメモリー要求フロップ１７）
Ｊのリセット動作を生じ、そのメモリー要求フロップ１
７Ｍの出力側の・信号す、４　Ｙ　ＲＥ　Ｑ　Ｔ＋は２
進数零となってその結果メモリーはもはやドライノｅ１
８Ｍを介してバス・サイクルを要求しない。

本事例における要求側の装置である中央プロセサは２進
数零である信号ＢＳＡＣＫＲ−で応答することにより最
初のデータ・ワードを肯定応答し、これがメモリーの付
与フロップ２２Ｍをリセットする。もしこＤ要求側の装
置／ン１このメモリ一応答サイクルを否定応答又は待機
するか、あるいは応答しない場合、データは失われろ。

メモリー要求フロップ１７Ｍは最初のメモリ一応答サイ
クルに応答してリセットされないため、メモリーは２進
数零の状態を維持する信号Ｂ　Ｓ　Ｒｌｉｉ：　Ｑ　Ｔ
−を介してバスを要求し続ける。従って、メモリーは、
ＮＡＮＤゲート１９Ｍおよび付与フロップ２２Ｍ（１０
６） を介して２進数１の別の信号Ｍ　Ｙ　Ｄ　ＣＮ　Ｎ＋を
生じて第２のデータ・ワードを送出する。２重取出し履
歴フロップ８０が最初の応答サイクルの終りにリセット
されるため、第２の応答サイクルの開信号？＋４　Ｙ　
Ｄ　ＣＮ　Ｎ＋はユーザ　フロップ１５　）、（および
要求フロップ１７Ｍをリセツ）・する。又、信号Ｂ　Ｓ
　、Ｄ　Ｂ　Ｐ　Ｌ−は、２進数零の状態には駆動され
ず、要求側の装置により予期されるべき別の情報がない
ことを表示する。

もし何かの理由により第２のデータ・ワードがメモリー
　コントローラから得ることができない場合、（例えば
、もし中央プロセサが２重取出し操作を要求１−かつ与
えられるメモリー　アドレス即ち２ワードの最初のワー
ドのアドレスがこのメモリー　コントローラにおける最
高位のロケーションのアドレスである場合）、メモリー
は、信号１２ＷＲＥＳ−１ＯＲゲート７７およびインバ
ータ７９を経て２重取出し履歴フロップ８０をそのリセ
ット入力端の２進数零である信号ＤＷＤＲＥＳ−により
リセットする。フロップ８０のこのリセット動作）家、
そのセット入力側の２進数零である信号ＤＷＤＳＥＴ−
によるそのセット動作の後であるが、以下に述べるよう
にメモリーの最初の応答サイクルの前即ち第２ワーｌ゛
が存在しない時に生じ、タイミング・ゼネＬ／−り９５
からの信号ＤＷＤＳＦＴ＋は２進数１の状態になりそし
てＮＯＲゲート９６からの１２ＷＲＥＳ−信号が生じを
前に２進数零の状態に戻る。この場合、メモリー・コン
トローラは第１のデータ　ワードの送出の開信号Ｂ　Ｓ
　Ｄ　Ｂ　Ｐ　Ｌ−を２進数零にセットせず、要求側の
装置に対して第２のワードが来ていないことを表示する
。

アドレス・レジスタ８９と９０はマルチプレクサ９１．
９２およびＮＯＲゲート９ろを組合さって、２重取出し
要求の第１ワー１゛を含むメモリーコンドローラド同シ
メモリー・コントローラに２重取出し要求の第２のワー
ドが存在するかどうかを決定する。この決定は、マスタ
ー装置例えば中　　　　　　、１゜央プロセサが２重取
出し要求を行う時下記の如く行われる。素子８Ｂは各バ
ス・アドレス信号ＢＳＡＤＯＯ−乃至ＢＳＡＤ２２−に
対する回線レシーバを有し、反転信号ＢＳＡＤＯＯ＋乃
至ＢＳＡＤ２２＋をアドレス・レジスタ８９．９０に対
し使用可能にする。アドレス・レジスタ８９．９０はそ
れぞれ６つのカスケード接続された同期する４ビツトの
アップ／ダウン・カウンタからなり、そのタイプは例え
ばテキサス・インストルメンツ社により製造される部番
５Ｎ７４１９４である。これ等のアドレス・レジスタは
、そのロード（Ｌ）入力端における２進数零の信号形態
でロードされた情報を保持する能力と、１つだけ増分し
てこの増分された値を保持する能力を有する。アドレス
・レジスタは、その＋１の入力端の信号が２進数零から
２進数１の状態に変る時１だけその内容を増分する。マ
スターの２重取出ｌ〜要求サイクルの間、メモリー　コ
ントローラが２進数１になる信号ＭＹＡＣＫＦ！十によ
り２重取出し要求を肯定応答する時、前記信号はインバ
ータ９６を介してレジスタ８９．９０のＬ入力端に２進
数零の信号ＭＹＡＣＫｔｌ（−を生じこのとき、バス・
アト（１０９） レス信号が両方のレジスタ８９と９０にゲートされる。

第１のワードのアドレスがこのように両ｌ／ジスタ８９
．９０にロードされると、図示しない他のロジックはこ
のアドレスが奇数か偶数かを決定する。もし第１のワー
ドのメモリー・アドレスが奇数であれば、偶数ワーＦ・
アドレスの＋１人力における信号ＭＡＲＥＵＣ−は２進
数零から２進数１に変り、これにより偶数ワード・アド
レス・レジスタ９０の内容を増分する。このように、偶
数ワード・アドレス・レジスタ９０はメモＩＪ　−から
取出されるべき第２の（偶数の）ワードのアドレスを含
む。同様に、も１−メモリーから取出されるべき第１ワ
ードのアドレスが偶数でアレハ、奇数ワード・アドレス
・レジスタ８９の＋１入力端の信号Ｍ　Ａ　ＲＯＵ　Ｃ
−は２進数零から２進数１の状態に変化し、これにより
レジスタ８９の内容を増分し、その結果このレジスタは
メモリーから取出されるべき第２の（奇数の）ワー１゛
のアドレスを含む。この時、第１ワードのアドレスが奇
数又は偶数のいずれであったがどうかの如何に拘わ（１
１０） らず、レジスタ８９は奇数ワード・アドレスを、レジス
タ９０は偶数ワード・アドレスを含んでいる。マルチプ
レクサ９１と９２は、取出されるべき２ワードの第２の
ワードを含む８にのメモリー・モジュールがコントロー
ラに存在するかどうかを決定する際第１０図のマルチプ
レクサ４８の場合と同様な方法で作用する。偶数ワード
・アドレス・レジスタによりアドレス指定されるワード
が下位の１６にワードにあるか上位の１６にワードにあ
るかを表示するため偶数ワード・アドレス・レジスタ９
０から得た信号ＭＡＲＥＯＢ＋を用いることにより、マ
ルチプレクサ９１と９２はその出力側に対１〜で入力の
１つを選択的にゲートする。

即ち、もし信号ＭＡＲＥＯ８＋が２進数零であれば、信
号Ｍ　Ｙ　Ｍ　ＯＳ　Ｂ−はマルチプレクサ９１の出力
側にゲートされ、信号Ｍ　Ｙ　Ｍ　ＯＳ　Ａ−はマルチ
プレクサ９２の出力側１にゲートされる。もし信号ＭＡ
ＲＥＤＳ＋が２進数１であれば、信号ＭＹＭＯ３Ｄ−は
マルチプレクサ９１の出力側にダートされ、信号ＭＹＭ
Ｏ３Ｃ−はマルチプレクサ９２の出力側にゲートされる
。

これ迄の第１０図のマルチプレクサ４８に関する論述か
ら明らかなように、もし信号ＭＡＲＥＯＢ十が２進数零
でありこれがメモリー・コントローラの下位の１６にワ
ードが偶数ワーｌ゛・アドレス・レジスタによりアドレ
ス指定されつつあることを表示する場合、マルチプレク
サ９１の出力側の２進数零はメモリーモジュールＢが存
在することを表示し、又マルチプレクサ９２の出力側の
２進数零の状態はメモリー・モジュールＡが存在するこ
とを表示する。もし信号Ｍ　Ａ　ＲＥ　０８＋が２進数
１であってこれが偶数ワード・アドレス・レジスタがメ
モリー　コントローラの上位の１６にワード７）１つの
ワードをアドレス指定していることを表示する場合、マ
ルチプレクサ９１の出力側２進数零の状態はメモリー・
モジュールＤがコン）。

−ラに存在することを、又マルチプレクサ９２の出力側
の２進数零はメモリー・モジュールＣが存在することを
表示する。

アドレス・レジスタ８９と９０に関するマルチプレクサ
９１と９２の作用は、第１４図を照合して境界に跨る場
合を調べることにより最も、ｈ　＜判る。もし偶数ワー
ド・アドレス・レジスタ９０に含まれるアドレスがメモ
リーの下位の１６にワードにある、即ち信号ＭＡＲＥＯ
８＋が２進数零であるならば、境界付近の場合は偶数の
ワード・アドレス・レジスタがＯと１６１８２の間のあ
るアドレスを含む場合である。もし偶数ワード・アドレ
ス・レジスタ９０がアドレス０を含む場合には、奇数ワ
ード・アドレス・レジスタ８９は次に高い順位のワー１
２のアドレス即ちワード１を含まねばならず、そして第
９Ａ図のマルチプレクサ９１．９２＆’；！メモリー・
モジュールＡ、ｔ３がメモリー・コントローラに存在す
べきことを要求する。偶数ワード・レジスタ９０がアド
レス０を含む場合は、奇数ワーｌ゛・アドレス・レジス
タは次に低いアドレスを含むことかて吉ない。その理由
は、バス上のア１！レス即ち取出されるべき第１のワー
ドのアドレスがコントローラ内に存在しなかったことに
因り第９図のメモリー　コントローラ・ロジックが（１
１３） 応答せス従ってこのバス上のアドレスがアドレス・レジ
スタ８９．９０に通されなかったためである。もし偶数
ワード・アドレス・レジスタ９０のアドレスがモジュー
ルＡの最初のワード即ちアドレス１６５８２である場合
、奇数ワーｌ゛・レジスタ８９によりアドレス指定可能
な次に高いワードおよび次に低いワードがメモリー・モ
ジュールＢ１・で含まれ、マルチプレクサ９１と９２は
メモリー、モジュールＡおよびＢの存在を表示する。も
１７信号Ｍ　、Ａ　ＲＥ　ＯＳ＋が２進数１であってこ
れが偶数ワード・アドレス・レジスタ９０に含まれたア
ドレスがメモリーの上位の１６にワード内にあることを
表示する場合、マルチプレクサ９１と９２はメモリー・
モジュールＣとＤの存在を表示する。

上位１６にメモリー−ワードの場合には、もｔ２偶数ワ
ード・アドレス・レジスタがメモリー　モジュールＣの
第１のワード即ちアドレス１６３８４をアドレス指定す
るならば、次に順位の高いアドレスはメモリー・モジュ
ールＤに含まれ、その存在はマルチプレクサ９１により
表示され、あるい（１１４） はもし次に低いワード即ち１６３８５番目のワードがア
ドレス指定される場合、メモリー−モジュールＢの存在
は、２重取出し要求が最初性われた時第１０図のマルチ
プレクサ４８による第１のパス・サイクルの間表示され
ていた。もｌ−偶数ワード・アドレス・レジスタ９０が
メモリー・モジュールＣの最後のワード即ち５２７６６
番目のワー１２のアドレスを含む場合、次に高いアドレ
ス・ワードおよび次に低いアドレス・ワードがメモリー
・モジュールＤに含まれ、その存在は再びマルチプレク
サ９１により表示される。残る１つの境界に接する場合
は、２重取出し要求がメモリー・コントローラの最後の
ワード即ちアドレス３２７６７をアドレス指定する場合
である。この場合、アドレスがパスからゲートされそし
てアドレス・レジスタ８９と９０にロードされた後、偶
数ワード・アドレス・レジスタ９０は１だけ増分されて
アドレス５２７６８を生じる。この結果、信号ＭＡＲＥ
Ｏａ＋は２進数零となって、前述の如くこのためマルチ
プレクサ９１と９２がメモリー−モジュールＡとＢの存
在又は不存在を表示し、これが特定のメモリー・コント
ローラ上のメモリーの下位の１６にワードを構成する。

この場合、２重取出し要求においてアドレス指定された
最初のワー１゛−まメモリー　コントローラの最終のワ
ードであり、第２のワードは実際にメモリーの下位の１
６にワードに存在するが、これは現在のメモリー　コン
トローラではなく次のメモリー・コントローラにおいて
である。この状態は、アドレスが増分されるとき偶数ワ
ード・アドレス・レジスタ９００ビット位置８からビッ
ト位置７に生じる桁上げに応答して２進数１になる第９
Ａ図の信号ＭＡＲＯＯＬ＋によって検出される。マルチ
プレクサ９１と９２の出力と、アドレス桁上げ信号Ｍ　
Ａ　ＲＯＯＬ十と、及び２ワ一ド禁止信号Ｉ　Ｎ　Ｈ２
ＷＤ＋（通常は２進数零）とをＮＯＲゲート９５に入れ
ることにより、その出力の信号１２ＷＲＥｓ−は、２重
取出し要求の第２のワー　　　　　　　、１、ドが特定
のメモリー・コントローラに存在する時２進数１となる
。信号１２ＷＲＥＳ−は、第２のワードがメモリー・コ
ントローラに存在しない時２進数零であり、又ＯＲゲー
ト７７とインバータ７９を経て２重取出し履歴フロップ
８０のリセット動作を生じる。

アドレス・レジスタ８９と９０は、第９Ａ図に゛は示さ
れない他のロジックと共に、メモリー・モジュールから
検索される時奇数および偶数ワードをアドレス指定する
ためにも使用される。このため２ワー１！が重なった状
態で検索されることになり、１つのワードは偶数アドレ
ス指定ワードを含むメモリー　モジュールからそして他
のワードは奇数アドレス指定ワードを含むメモリー−モ
ジュールからである。第２ワードの検索は、第１ワード
の検索かられずか後例えば１５０ナノ秒後に開始される
。この結果、第２ワードは、要求側の装置に対する第１
ワーｌ゛の送出を行う応答パス・サイクルの完了前にメ
モリー・コントローラで使用可能となって、これにより
第２の応答ノミス・サイクルの間要求側の装置に対する
即時の転送のため第２ワードを使用可能にすることによ
りシステム（１１７） の処理能力を増大する。

第９図のメモリー・コントローラのユーザ・フロップ１
５Ｍは下記の方法でセットされる。再び第９Ａ図におい
て、前に述べたことから判るように、メモリー・コント
ローラが読出し要求を肯定応答する時、素子７４の出力
である読出ｔ２メモリー信号ＲＥＡＤＭＭ＋が２進数１
となり、これは、初期設定が進行中でないことを表示す
る２進数１の初期設定信号Ｉ　Ｎ　Ｉ　Ｔ　Ｍ　Ｍ−と
共にＡＮＤゲート８６の出力を２進数１にする。この２
進数１（・王、２進数１でメモリー・リフレッシュ・サ
イクルが進行中でないことを表示する２進数１のメモＩ
Ｊ−・リフレッシュ信号と共に、ＮＯＲゲート８７の出
力である回線１８４上の信号ＩＮＲＥＤＹ−をユーザ・
フロップ１５ＭのＤ入力端で２進数１にする。フロップ
１５Ｍのクロック人力における回線１８５上の信号ＤＣ
ＮＮＧＯ−の２進数零から２進数１への遷移の遅れた発
生例えば信号Ｍ　Ｙ　、Ａ　ＣＫ　Ｒ＋の２進数零から
２進数１への遷移の後４００ナノ秒遅れた発生は、０人
力をその出（１１８） 力倶［ヘクロツクすることによりユーザ・フロップ１５
Ｍのセット動作を生ぜしめる。尚、このクロッキングが
生じる時、ＮＯＲゲー）　２９　Ｍの出力は２進数１で
ある。再び第９Ａ図において、素子７４のフロップの出
力はＮ　ＯＲゲート７６の出力の発生によりクリアされ
、信号Ｇ　Ｌ　ＩＲＭｌ）　Ｄ−はその人力のいずれか
が２進数零即ち初期設定の状態になるのに応答して２進
数零になって、バス・クリア即ちメモリー−リフレッシ
ュが生じることが判る。２重取出し操作の間ノｅリー・
コントローラ信号におけるタイミンダ関係は、以下に述
べる第１２図の下部に示される。

〔中央プロセサのバス・インターフェース・ロジック〕 次に、第１１図の典型的な中央プロセサ・バス結合ロジ
ックにおいては、信号は素子９９に含まれるレシーバに
よってバスから受取られる。信号ｆ３　Ｓ　Ｍ　ＲＥ　
Ｆ−はこのようなレシーバの１つにより受取られ、もし
受取られるアドレスがメモリー・アドレスでない場合部
分的にＡＮＤゲート１００を付勢するため使用される。

信号ＭＹＤＣＮＮ＋は、もし中央プロセサは現時点のバ
ス・マスターでない（即ち、中央プロセサがバス上にア
ドレスを置いていない）場合、ＡＮＤゲート１００を更
に付勢する。ＡＮＤゲート１００の出力は、このような
コンパレータを付勢するためコンパン−２１０６０１人
力を与える。コンパレータ１０３による比較のための人
力の１つが中央プロセサ・アドレスで、これは本例にお
いては数が４つであり信号）３ＳＡＤ１４＋乃至ＢＳＡ
Ｄ１７＋で表示さレル。コンパレータ１０６の１つの人
力で受取られるこのアドレスは、中央プロセサ自体にお
いて例えば１６進スイツチ１０１によりセットされるア
ドレスと比較される。この受取ったアドレスとスイッチ
１０１が与えたアドレスとが比較されて等しい事が判る
と、コンパレータ１０ろは信号ＩＴＳＡＭＥ＋を生成し
、これが部分的にゲート１０６と１０７を付勢する。

別のアドレス・ピッ）ＢＳＡＤ□Ｂ＋乃至Ｂ　Ｓ　Ａ　
Ｉ）　１ろ＋は、これ等のビットが全て零であるかどう
かを決定するＡＮＤゲート１０４０入力側で受取られる
。もしこれ等が全て零であれば、信号Ｉ　Ｔ　Ｓ　Ｍ　
Ｅ　Ａ＋が生成されこれも又ゲート１０６と１０７を部
分的に付勢する。ゲート１０６又は１０７のいずれかの
更に別の人力を付勢することにより、素子１１５におけ
る各フロップを有効にセットする。

ＡＮＤゲート１０６の残りの人力は第２の半バス・サイ
クル信号Ｂ５５ＨＢＣ＋で、これはインバータ１１６を
介してゲート１０６に結合されている。この第２の半バ
ス・サイクル信号はまたＡＮＤゲート１０７の１人力に
おいて受取られる。

このように、ＡＮＤゲート１０７は、もしその人力の内
の２つの人力がこれがアドレス指定された装置であって
かつその残りの人力からこれが信号Ｂ　Ｓ　Ｓ　ＨＢ　
Ｃ＋で示される如き第２の半バス・サイクルであること
を表示する場合、完全に付勢される。このように、Ａ　
Ｎ　］）ゲート１０７の付勢によって信号Ｍ　Ｙ　Ｓ　
ＨＲＣ−が生成され、ＯＲゲ−）１１４０１人力に結合
される。ＯＲゲート（１２１） １１４はドライバ１１５を介してＡＣＫ信号（ＢＳＡＣ
ＫＲ−）を与える。

ＡＮＤゲート１０７の完全な付勢は、素子１１ろの一回
霜出カ側のＭ　Ｙ　Ｓ　ＨＲＣ−信号の発生に加えて、
素子１１３に含まれる同じフロップのＱ１出力側の信号
Ｍ　Ｙ　Ｓ　ＨＲＣ＋を生じる。信号Ｍ　Ｙ　Ｓ　ＨＲ
Ｃ十の２進数零から２進数１への遷移に’Ｌ素子１１０
の各フロップの入力のその出力側へのクロックのため使
用される。第３図に示す機能コード・フィールドの上位
ビット即ち信号ＢＳＡＤ　１８＋が素子１１０のＤｏ入
力端で２進数１であり（機能コード２０、ベース１６）
、この信号が装置（例、メモリー）が２重取出し要求に
応答中であることを表示する場合、素子１１０のＱＯ出
力側の信号ＭＹＳＨＲＰ−は２進数零となってこの第２
半バス・サイクルが中央プロセサによる２重取出しく手
続）要求に応答していることを表示する。もし信号ＢＳ
ＡＤ　１８＋が２進数零であり（・機能コードＯＯ、ベ
ース１６）これが装置が単一取出しくデータ）要求に応
答中である（１２２） ことを表示する場合、２進数１が素子１１０のＤ１入力
端でインバータ１０９により生成され、その結果素子１
１０のＱ１出力側の信号ＭＹＳＨ，ＲＤ＋が２進数１と
なり、これがこの第２半ノまス・サイクルが中央プロセ
サによる単一取出し要求に応答していることを表示する
。中央プロセサの多重サイクル取出し操作においては、
この場合プロセサはスレーブからの応答サイクルを予期
しているが、信号Ｍ　Ｙ　Ｓ　ＨＲＰ−およびＭＹＳＨ
ＲＤ＋が用いられて中央プロセサに対１．て第２の半バ
ス・サイクルが前の２重又は単一の取出１．要求からの
それぞれの予期されたデータを提示することを表示する
。素子１１０のフロップは、同じタイプのフロップ素子
について前に論述したと同様にイン＋ｅ　−タ１２５を
介して信号ＢＳＤＣＮＢ−によりクリアされ、これによ
りバス・サイクルに続いてフロップを初期設定する。

適正な装置のアドレスが受取られる時かつこれが第２の
半バス・サイクルでない場合、ゲート１０６が完全に付
勢され、この状態がこれにより素子１１．５に含まれる
１つのフロップの出力側にＩＪＹＩＮＴＲ＋と表示され
る正のパルスを生成する。信号ＭＹ　Ｉ　ＮＴ　Ｒ＋は
第１１図のロジックにＡＣＫ又はＮＡＫ信号が生成され
るかどうかを決定させる。この信号のどれを生成される
かは、処理時間をシークする装置の割込みレベルと比較
ｔ７てその時点で本システムにおいて作用中の割込みレ
ベルに依存する。

割込みレベルが十分であるかどうかに関する決定は、Ａ
人力が８人力より小さいかどうかを決定するためのコン
パレータであるコンパレータ１１７により決定される。

コンパレータ１１７のＡ人力は信号ＢＳＤＴ　１０＋乃
至ＢＳＤＴ１５＋？受取り、この信号は第５図に示され
るフォーマットにおいてはデータ処理時間をシークして
いるパスと結合された装置の割込みレベルを表示する。

本システムには複数の割込みレベルが与えられる。割込
みレベル番号Ｏはデータ処理時間に対して最も、ＩＬ 大きなアクセス能力を与えられ、従って割込み不可能で
ある。このように、割込みレベル番号が小さければ、こ
の装置の現在続行中の処理が割込まれる機会は少くなく
なる。このように、もしコンパレータ１１７のＡ人力に
おいて受取られる１レベル番号がブロック１１８のレベ
ル番号により表示される如き中央プロセサにおいて作用
する現時点のレベルより低ければ、入力Ａにおいて受取
られる信号により表示される如き割込みをシークする装
置は実際にこの割込みを行うことができる。もしＡ人力
が８人力と等しいかあるいはこれより太きければ信号Ｉ
ＬＶＬＢＬｓ＋は生成されず、以下に述べるようにドラ
イバ１０Ｂとフロップ１２０によりＮＡＫ信号が与えら
れる。

このように、もしコンノミレータ１１７の人力Ａにおい
て受取られた割込みレベルが入力已において受取られる
割込みレベルより低ければ信号ＬＶＬＢＬＳ＋は２進数
１となって両方のフロップ１２０と１２１の０人力に結
合される。尚、フロップ１２０の０人力は反転信号であ
る。もしＡ信号がコンパレータ１１７により表示される
ようにＢ信号と等しいか太きければ、２進数零の信号（
１２５） が信号Ｌ　Ｖ　Ｌ　Ｂ　Ｌ　Ｓ＋に対して生成され、こ
の信号はフロップ１２０の否定人力において受取られる
。これは、もの信号ＭＹＩＮＴＲ＋が素子１１３におけ
る各フロップのセット動作によりフロップ１２０のクロ
ック入力側に受取られるなｆ−Ｊ−ｊＮ　Ａ　Ｋ信号を
生成する。もしこのレベルが十分であった場合即ちもし
人人力がコンパレータ１１７により表示される如く８人
力より低かった場合、２進数１は信号Ｌ　Ｖ　Ｌ　Ｂ　
Ｌ　Ｓ＋で生成され、従って信号ＭＹＩＮＴＲ＋はこれ
をＯＲゲート１１４の一人力に対するフロップ１２１の
Ｑ出力にクロックし、ＯＲゲート１１４はドライバ１１
５を介してＡＣＫ信号を生成する。このようにもｔ７７
重ＭＹＮＡＫＲ＋が２進数１であれば、ＮＡＫ信号が生
成され、もし信号Ｍ　Ｙ　Ｉ　Ｎ　Ｔ　Ｆ−が２進数零
であればＡＣＫ信号が生成される。素子１１３のフロッ
プは、同じタイプのフロップの素子について前に述べた
と同じ方法でインバータ１２５によりクリアされる。

尚、もし実際にこれが第２の半ノ２ス・サイクルでアレ
ば、コンパレータ１１７による表示とは熱間（１２６） 係にＡＣＫ信号が生成されることが判るであろう。

このような場合には、信号Ｍ　Ｙ　Ｓ　ＨＲＣ−は、Ｏ
Ｒゲート１１４の他の入力側に結合される如き素子１１
３のフロップの１つであり、２進数零の状態のときＡＣ
Ｋ信号を生成してこれによりフロップ１２１からのいず
れの表示も無視する。

前述の如く、インバータ１２５を介する信号ＢＳＤＣＮ
Ｂ−はフロップ１２１とフロップ１２０をリセットし、
これによりバス・サイクルに続いてフロップを初期設定
する。更に、フロップ１２０はフロップ１２７と関連す
るロジックによりセットされ、前記フロップ１２７は信
号ＢＴＩＭＯＴ−を生成してバス・タイム・アウト条件
、即ち存在しない装置がアドレス指定されたこと、およ
び実際にＮＡＫ、ＡＣＫ又はＷＡＩＴのいずれかの応答
がいずれかの潜在するスレーブ装置によって生成されて
いないことを表示する。従って、ワン・ショット・マル
チバイシレータイ２６が提供され、これは例えば５マイ
クロ秒の持続期間を有するようセットできる。このマル
チバイル−タ１２６は信号ＢＳＤＣＮＤ＋、即ちバッフ
ァ１１９の入力側に受取られるストローブ信号の受取り
によりトリガーされる。マルチバイブレータ１２６のタ
イミングは動作状態にあるため、もしバス・サイクルの
終りを表示する信号ＢＳＤＣＮＢ十が受取られない場合
、マルチバイブレーク１２６によってセットされた期間
後に信号ＢＴＩＭＯＴ−はフロップ１２７のＤ入力側に
受取られた信号ＢＳＤＣＮＮ＋７）クロッキングを経て
フロップ１２７のＱ出力側に生成される。尚、信号ＢＳ
ＤＣＮＮ＋がこのバス・サイクルが依然として進行中で
あることを表示する。信号ＢＴＩＭＯＴ−ハフロッゾ１
２０に作用してドライバ１ｏ８を介してＮＡＫ信号（Ｂ
ＳＮＡＫＲ−）を生成する。

もし−力信号ＢＳＤＣＮＢ＋がマルチバイブレータ１２
６によりセットされる期間の終りの前に終了する場合、
マルチバイブレータ１２６のタイミングは終了し、フロ
゛ツブ１２７のＭ号Ｂ　Ｔ　Ｉ　ＭＯＴ−の生成は阻止
される。

第１１図における中央プロセサ・ロジックはＮＡＫ又は
ＡＣＫ信号のいずれかを生成するが、ＷＡＩＴ信号は中
央プロセサ・ロジックによりそのように生成されないこ
とが判る。その理由は、中央プロセサが常に最も低い優
先順位を有するためであり、従ってもしこれがＷＡＩＴ
信号を生成するならば、中央プロセサに対するサービス
の要求を生成する他の装置が、もし例えば更に高い優先
順位の装置がマスターであってこれに対して中央プロセ
サがＷＡＩＴ信号で応答した場合、おそらくバス上で停
止を経験することになってしまう。

このように、高い優先順位の装置が最も低い順位の装置
即ち中央プロセサを待機するため、他の装置はバスを使
用することを禁止されることになってしまう。

第１１図に関する前の記述は、前の中央プロセサの単−
又は２重の取出しくメモリー読出し）要求により要求さ
れた情報を利用可能にするマスターのメモリーに応答す
るス１／−ブの中央プロセサの動作について論述した。

次に第１１Ａ図においては、中央プロセサの動作につい
て、メモリーに（１２９） よりバスに入れられたデータがいかにして中央プロセサ
により緩衝されるかに関し、又中央プロセサがメモリー
の単−又は２重の取出し要求を行うことを決定する基準
に関して論述する。望まｔ２い実施態様においては、中
央プロセサは、１つのメモリー読出し要求でもって、中
央プロセサが単一のワードをメモリーから要求するかあ
るいは２つの連続ワードのメモリーからの送出を要求す
る（即ち、単−又は２重の取出し要求を行う）ことを通
知することができる。更に、望ましい実施態様において
は、中央プロセサは、１つのメモリー・コントローラに
向けられた単一取出し要求と、別のメモリー・コントロ
ーラに向けられた２重取出し要求との２つの未処理の要
求を同時に有することができる。もし同じメモリー・コ
ントローラ内に単一および２重の取出し要求の両アドレ
ス・ロケーンヨンが含まれるならば、２番目の要求は、
第１０図のロジックに関する論議において判るようにメ
モリー・コントローラによって拒否される。

メモリー・コントローラは、もし依然として最初（１３
０） の要求のサービスに使用中であればＷＡＩＴ信号を生成
することにより２番目の要求を拒否する。

２重取出し操作を要求する時、中央プロセサは２重取出
し信号を生成する（ＢＳＤＢＰＬ−は２進数零である）
。メモリーからの最初のワードの戻りと関連する第２牛
バス・サイクルの間、メモリー・コントローラは、別の
ワードが続くことを表示する２進数零の２重取出し信号
ＢＳＤＢＰＬ−を再び送る。メモリーからの第２のワー
ドの戻りと関連する第２の半バス・サイクルの間、メモ
リーは信号ＢＳＤＢＰＬ−を再び送出せず、これにより
これが送出されるべきデータの最後のワードであること
を表示する。単一取出し要求に応答してメモリーから単
一ツーＩ゛の戻りと関連する第２の半バス・サイクルの
間、メモリー・コントローラは信号ＢＳＤＢＰＬ−を再
び送出せず、これにより単一取出ｌ−のみが実行されこ
れ以上の第２半バス・サイクルが続かないことを表示す
る。

次に第１１Ａ図に関して、２重取出しデータは常に中央
プロセサにおいてＰｌおよびＰ２レジスタ即ち素子１５
２および１５６に記憶されるが、単一取出しデータはＤ
Ｔレジスタの素子１５１に記憶される。単一の中央プロ
セサは同時に未処理０２重取出しおよび単一取出しの両
要求を有することができるため、中央プロセサ４は要求
時１（第４図に示される機能コード・フィールドの要求
にタグを付ける。単一取出し要求は機能コードＯＯでタ
グ付けされ、２重取出し要求は機能コード２０、べ・−
ス１６でタグ付けされる。中央プロセサ取出し要求の間
、バス・データ回線信号ＢＳＤＴ　１０−乃至ＢＳＤＴ
１５−はこのタグを構成する。メモリ一応答サイクルの
間、アドレス回線信号ＢＳＡＤ　１８−乃至ＢＳＡＤ２
３−は第６図に示す機能ツー１゛・フィールドにおける
メモリーで折り返されたタグを構成する。

第１１Ａ図の典形的な中央プロセサ・バス結合ロジック
に関しては、要求されたデータは素子１５０に含まれる
レシーバによりバスから受取らオｃｔ、：＊□アようゎ
お。１つ。１６１ッ、。　　　□パデータ・ワードを構
成する信号ＢＳＤＴＯＯ＋乃至ＢＳＤＴ１５＋はそれぞ
れＤＴレジスタ１５１、Ｐルジスタ１５２、およびＰ２
レジスタ１５３のデータ人力に接続される。レジスタ１
５１．１５２および１５６は１６ビツトのレジスタであ
り各レジスタはテキサス・インストルメンツ社の部番５
Ｎ７４Ｓ３７４の２つの集積回路からなり、その各々は
８つのエツジ・トリガー・Ｄタイプフロップを含有する
。データは、クロック信号の２進数零の状態から２進数
１の状態への遷移によりこれ等レジスタヘクロツクされ
る。単一取出し要求に応答する第２の半）ζス・サイク
ルの間、第１１図の素子１１０からの信号Ｍ　Ｙ　Ｓ　
ＨＲＤ＋は２進数零から２進数１の状態に遷移し、メモ
ＩＪ−カラのワードをＤＴレジスタ１５１にクロックす
る。２重取出し要求に応答して第１の牛バス・サイクル
の間、信号Ｍ　Ｙ　Ｓ　ＨＰ　１＋はデータＰルジスタ
１５２にクロックする。２重取出し要求に応答する第２
の半バス・サイクルの間、信号λｊＹＳＨＰ２＋はデー
タをＰ２レジスタ１５５にクロックする。信号ＭＹＳＨ
Ｐ　１＋および（１３３） ＭＹＳＨＰ２＋は常に、２重取出し要求に応答して第１
のデータ・ワードがＰルジスタ１５２にロードされ、第
２のデータ・ツー１゛がもしメモリー　コントローラに
存在するならばＰ２レジスタ１５ろにロードされるよう
に、生成される。一旦ロードされると、レジスタ１５１
．１５２．１５５に含まれるデータは、各レジスタの出
力制御部における２進数零の信号の発生により、即ち２
進数零の状態になる信号ＥＮＤＴＢＩ−１ＥＮＰ１ＢＩ
−１およびＥ　Ｎ　Ｐ　２　Ｂ　１−により、１６の信
号ＢＩＸＸ１０＋乃至ＢＩＸＸＩＦ＋どして中央プロセ
サの内部バス１５４に対して選択的にゲートされる。

２つのＪ−にタイプのフロップの素子６１およびろ２は
、２重取出し操作の間メモリーーコントローラにより戻
される第２の牛バス・サイクル信号の記録を残す。素子
ろ１およびろ２は、テキサス・インストルメンツ社の部
番５Ｎ７４Ｓ１１２なるプリセットおよびクリアを有す
るＪ−に負エツジ・トリガー・フロップである。Ｐ　　
ＡＳＫ　　Ａ（１３４） フロップろ１とＰ　　ＡＳＫ　　Ｂフロップ６２は、Ｎ
ＡＮＤゲート２７からの信号もイＹＰＡＳＫ−によりセ
ットされ、そして第１１図の素子１１０かもの信号Ｍ　
Ｙ　Ｓ　ＨＲＰ−で中央プロセサにより肯定応答される
時第２半ノ２ス・サイクルをサンプルする。ＮＡＮＤゲ
ート２７は、第８図のユーザ・フロップ１５の出力であ
る信号Ｍ　Ｙ　Ａ　Ｓ　Ｋ　Ｋ＋が２進数１の状態にあ
って中央プロセサがノ２ス要求を求めていることを表示
する時、部分的に付勢される。ＮＡＮＤゲート２７は、
もしレジスタＰ１およびＰ２が空である場合２重取出し
読出しが行われるべきことを表示する２進数１の信号Ｃ
ＲＤＢＰＬ＋により付勢される。ＮＡＮＤゲート２７は
２進数１であるＣＰＵタイミング信号Ｍ　Ｌ　ＲＶ　Ｌ
　Ｄ＋により更に付勢される。もし２つの第２０牛バス
・サイクルが２進数１である信号ＢＳＤＢＰＬ−により
表示される如く受取られるならば、第１の第２半バス・
サイクルが受取られた後にフロップ６１がリセットされ
、フロップ６２は第２の第２半パス・サイクルが受取ら
れた後リセットされる。第１ワードっみがメモリー・コ
ントローラに存在する２重取出し要求の場合における如
く１つの第２の半バス・サイクルのみが受取られる場合
、フロップ３２のみがリセットされる。フロップ５１お
よび３２は両方ともパス・クリア信号（ＢＳＭＣＬＲ−
は２進数零）の発生により、あるいはある信号（Ｔ　Ｃ
Ｓ　Ｌ　３１−は２進数零）によるタイム・アウト又は
マスター・クリアの如き除外条件によりリセットされる
。

２つの他のフロップである素子１５５および１５６は、
中央プロセサがＰｌおよびＰ２レジスタ１５２および１
５３からのデータを使用する時の記録を残す。Ｐ１使用
フロップ１５５は、中央プロセサが第１ワード即ちＰル
ジスタ１５２に含まれたワードを使用する時リセットさ
れ、そしてＰ２使用フロップ１５６は、中央プロセサが
第２ワード即ちＰ２し・、ジスタ１５３に含まれるワー
ドを使用する時リセットされる。

フロップ１５５および１５６は、両方ともＮＡＮＤゲー
ト２７からの信号Ｍ　Ｙ　Ｐ　Ａ　Ｓ　ｉ（−によりセ
ットされる。２進数零である信号）・Ａ　Ｙ　Ｐ　Ａ　
Ｓ　Ｋ−は、このようにフロップ５１と３２をセットし
てレジスタＰ１およびＰ２が充填されつ〜あることを表
示し、かつフロップ１５５と１５６をセットしてＰｌお
よびＰ２の内容が未だ使用されていないことを表示する
。Ｐｌ又はＰ２レジスタは、これが充填中でなくかつ使
用されない場合のみ充填されている。フロップ１５５と
１５６は、パージ条件が生じろ時（例えば、中央プロセ
サ命令カウンタが、分岐命令、割込み又はトラップ条件
に応答してロードされるとき）、２進数零である信号Ｐ
ＲＴＡＫＲ−によりリセットされてＰｌおよびＰ２が使
用されることを記録する。Ｐ１使用フロップ１５５も又
信号ＰＲＴＡＫＴ＋＜よりリセットされ、これは中央プ
ロセサが手続ツー１２を使用したことを表示し、接地さ
れたデータ入力端における２進数零をその出力側にクロ
ックする。Ｐ２使用フロップ１５６も又信号ＰＲＴＡＫ
Ｔ＋罠よりリセットされてそのデータ入力端の信号ＰＲ
ＴＡＫＱ＋をその出力側にクロックする。第（１３７） １０手続ワードが使用される前は、第１の手続ワードが
読出される時フロップ１５５がリセットされるようにＰ
ＲＴＡＫＣ＋が２進数１である。第１の手続ワードが使
用された後ＰＲＴＡＫＣ＋６”−２進数零となり、第２
の手続ワードが使用される時はフロップ１５６がリセッ
トされる結果となる。

Ｐｌ又はＰ２レジスタ１５２．１５５が両方共空であり
かつ中央プロセサが規在別の未処理の２重取出し要求を
有していない場合のみ、２重取出し操作が中央プロセサ
により要求される。

ＮＡＮＤゲート３４が出力するＰレジスタ空信号ＰＲＩ
ＡＰＴＹ−は、中央プロセサがフロップ５１．６２．１
５５．１５６の状況に基いて２重取出し要求を行うべき
かを判断するのに用いられる。Ｐ２使用フロップ１５６
のＱ出力における信号Ｐ　ＲＴ　Ａ　Ｋ’　Ｄ＋が２進
数零であってこれがＰ２レジスタ１５６が空であること
を表示する場合か、あるいはクロック３１のＱ出力の信
号ＰＲＡＳＫＡ−が２進数零であってこれが唯１ワード
が最後の２重取出し要求に応答して受取られたことを表
示す（１３Ｂ） る場合、ＯＲゲート６３の出力は２進数１であり部分的
にＮＡＮＤゲート６４を付勢する。もしＰ１使用フロッ
プ１５５のＱ出力部ち信号ＰＲＴＡＫｒ、−が２進数１
であってＰルジスタ１５２が空である（使用される）こ
とを表示する場合、Ｎ　Ａ　Ｎ　Ｄゲート５４は更に付
勢される。もしフロップ６２のＱ出力の信号ＰＲＡＳＫ
Ｂ−が２進数１であり２重取出し操作に応答して受取ら
れることを期待される全てのデータが受取られているこ
とを表示する場合、ＮＡＮＤゲート６４は更に付勢され
る。

このように、ＰｌおよびＰ２レジスタ１５２および１５
５におけるデータが使用されたときかつＰｌおよびＰ２
レジスタの充填プロセス中に未処理の２重取出し要求が
ない場合は常に、ＮＡＮＤゲート６４が完全に付勢され
てＰＲＭＴＰＹ−は２進数零となる。

信号ＰＲＭＰＴＹ−が２進数零でこれがＰｌおよびＰ２
レジスタが空であり充填中でないことを表示するか、あ
るいは信号ｃ　Ｓ　Ｂ　Ｓ　Ｏ１＋　２進数零でこれが
中央プロセサが他の理由で実施された２重取出し操作を
要求することを表示するかする時は常に、ＯＲゲート３
６の出力の信号ＰＲＴＡＳＫ＋は２進数１である。２進
数１である信号ＰＲＴＡＳＫ＋はＡＮＤゲー１−６８を
部分的に付勢し、このゲートは、中央処理プロセサが単
−又は２重の取出し操作、入出力操作又は書込み操作の
ためのバスの使用を要求することを表示する２進数１の
信号Ｃ３ＢＳＯＯ＋により更に付勢される。ＡＮＤゲー
ト６８が完全に付勢される時、回線１８１上の信号Ｍ　
Ｙ　Ａ　Ｓ　Ｋ　Ｄ＋は２進数１となり、クロッキンダ
信号ＭＣＬＯＣＫ十に関連して第８図のユーザ・フロッ
プ１５０セット動作を生じ、これが中央プロセサがバス
の使用を欲することを表示する。

望ましい実施態様にお　いては、中央プロセサによる１
つの命令の実行中、中央プロセサはメモリーの２ワード
を先取りしてどれをレジスタＰ１およびＰ２に記憶する
。メモリーからの命令ワードのこの先取り即ち手続はＰ
ｌとＰ２の両レジスタ　　　　　　ｌ＋が空である場合
のみ生じる。例えば、もし中央プロセサが現在ロケーシ
ョン１０００に位置された命令を実行中であれば、中央
プロセサはこれへメモリーから送られるべきロケーショ
ン１００１　：ｔ６よび１００２を求める２重取出し要
求を行う。しかし、もし中央プロセサが分岐命令を実行
する場合、その時未だメモリーから到着していてはいけ
ないものを含むＰｌおよびＰ２レジスタ１５２．１５６
の先取り手続は放棄しなければならない。

前述の事例において、もしロケーション１０００の実行
中にロケーション１００１および１００２が先取りされ
る場合かつロケーション１００１における命令がロケー
ション１００７への分岐命令を含む場合、Ｐルジスタ１
５２に一時的に記憶されていたロケーション１００１か
らの分岐命令が実行される時は、Ｐ２レジスタ１５６に
一時的に記憶されるロケーション１００２の内容は放棄
されねばならず、分岐命令が制御を移転するロケーショ
ン１００７とおよびロケーション１００８に対して新ら
しい２重取出し要求がされねばならない。ＮＡＮＤゲー
ト３９に対する人力の１つの信号ＰＵＲＧＥＦ＋は、前
に要求された全てのワ（１４１） 一ドが到着する迄２進数１の状態を維持することにより
、２重取出し要求を記憶する。フロップ３２のＱ出力の
信号ＰＲＡＳＫＢ−が２進数１になりこれが２重取出し
操作に応答して受取られろことを予期される全データが
受取られたことを表示する時、かつ信号ＣＲＤ　Ｂ　Ｐ
　Ｌ＋が２進数１であってこれがもしレジスタＰ１：ｔ
；よびＰ２が空であるならば２重取出し操作が行われる
べきであることを表示する時は、２進数１である信号Ｐ
ＵＲＧＥＦ十と関連してＮＡ　Ｎ　Ｄゲート５９が完全
に付勢されて、回線１８０上の信号ＭＹＡＳＫＳ−は２
進数零となって、これにより第８図のユーザ・フロップ
１５をセットし、その結果中央プロセサがメモリー取出
し操作を行うバス・サイクルを要求することになる。中
央プロセサがＰ２レジスタ１５３から第２の手続ワード
を用いる場合と同様に、第８図のユーザ・フロップ１５
は信号ＭＹＡＳＫＤ＋をクロックする信号ＭＣＬＯＣＫ
＋により通常セットされる。２重取出し要求が行われた
後まだ完了していないどきにパージが生じる（１４２） 場合、ＰｌおよびＰ２レジスタ１５２および１５６が充
填プロセスにある間分岐命令が実行される場合をカバー
するため、ユーザ・フロップ１５をセットするのに信号
ＭＹＡＳＫＳ−が用いられる。

単一取出しは、少くとも２つの中央ゾロセサのステップ
を要求する。第１の中央ズロセサ・ステップは、メモリ
ーの単一取出し読出し要求を生じてメモリー（又は入出
力装置）がこの単−堰出し要求を受入れる時標識をセッ
トさせる。第１のステップの後のどんな数の中央プロセ
サ・ステップでもよい第２の中央プロセサ・ステップは
、ＤＴレジスク１５１からのデータを中央プロセサの内
部バス１５４にゲートしようどする。もしこの単一取出
し要求に応答するメモリーと関連する第２の牛バス・サ
イクルが未到着であれば、第１１図の素子１１０からの
信号Ｍ　Ｙ　Ｓ　ＨＲＤ＋が前にセットされた標識をク
リアする迄この標識が中央プロセサ・クロックを停止さ
せる。

第１１　Ａ図に関する前の論述により、２重取出し操作
と関連するシステムのロジックの論議を尽くした。次に
、第１２図のタイミング・ダイヤグラムを参照して、中
央プロセサ、バスおよびメモリー・コントローラの前述
の制御信号に関し説明する。第１２図の一番上の４つの
信号のセットは２重取出１−要求を行う中央プロセサの
信号である。

これ等の信号は、第８図、第１１図、および第１１Ａ図
に示されたロジックにより寿えもれる。

第１２図の中間に示した信号は、中央プロセサのロジッ
クをメモリー・ロジックへ接続するデータ処理システム
のデータ・バスと関連する信号である。第１２図の下部
の８つの信号は、第９図、第９Ａ図および第１０図に示
したロジックにより生成されるメモリー−コントローラ
の信号を表示する。第１２図は更に縦方向に３つの欄に
分割される。最も左方の欄は、メモリーの２重取出し要
求を行う中央プロセサと関連する信号のセットを示す。

第１２図の中央■は、メモリー・コントローラが中央プ
ロセサに対して２重取出し要求に要求される第１ワード
を戻す最初の第２半バス、サイクルと関連する信号を示
す。第１２図の右欄は、２番目の第２牛パス・す・イク
ルの間２重取出し要求において要求される第２ワードを
中央ズロセサに対して戻すメモリー−コントローラと関
連する信号を示す。この２重取出し操作は、第１２図に
おいて時点１２Ａにて２進数１の状態になってマスター
どしての中央プロセサがスレーブとしてのメモリーから
２データ・ワードを要求することを表示するＣＰＵ信号
Ｍ　Ｙ　Ａ　Ｓ　Ｋ　Ｋ＋友より開始される。ＣＰＵ信
号Ｍ　Ｙ　Ａ　Ｓ　Ｋ　Ｋ＋が２進数１となる時、第８
図の中央プロセサの優先順位回路網ロジックはバス信号
ＢＳＲＥＱＴ−を２進数零の状態に強制し、もし他にこ
れより高い優先順位の装置がバス・サイクルを要求して
いなければ、中央プロセサにはこのバスが与えられてＣ
ＰＩＪ信号ＭＹＤＣＮＮ＋’に２進数１の状態に強制す
る。−たん中央プロセサにバスが許与されると、中央プ
ロセサは、このバスに対し、２重取出し操作において取
出されるべき第１ワードのアドレスと、中央プロセサの
チャネル番号と、および２重取出しメモリー読出し操作
であることを表示する他の信（１４５） 号と共に２倍長取出し要求であることを表示する機能コ
ードと、をおく。第９図、第９Ａ図、およびｉ１０図の
メモリー・コントローラ・ロジックは、バス上の信号を
安定状態にさせるため遅延を生じた後、パス上のアドレ
スをメモリー・コントローラにより制御されたアドレス
と比較し、もし２重像出し要求の第１ワードがこのコン
トローラ内に含まれるならばＡＣＫ信号を発生し、この
信号は中央プロセサ・ロジックに戻されて次のユーザに
対１−でバスの制御を断念させる。メモリー・コントロ
ーラにより生成されたＡＣＫ信号は又メモリー・コント
ローラの検査廷ニして、２重取出し要求によりアドレス
指定された第２ワードがそのコントローラ内に存在する
かどうかを調べさせ、もし存在するならば、第９Ａ図の
２倍長ワード履歴フロップ８０がセットされ、２ｖ取出
し操作が実施されてメモリーが実質的に平行（重なった
）状態で別個のメモリー・モジュールから２ワードの情
報を検索するよう進行することを表示する。

（１４６） データの第１ワードがメモリー・コントローラにおいて
使用可能になると、メモリー・コントローラ信号］：）
　ＯＮ　Ｎ　Ｇ　Ｏ−は時点１２−Ｂで２進数１になり
、第９図のメモリー優先順位回路網ロジックがバス信号
１３　Ｓ　ＲＥ　Ｑ　Ｔ−を２進数零の状態に強制する
ことによりバスに対して送信権要求を行い、第１応答サ
イクル、即ちメモリーをマスター、ＣＰＵをスレーブと
する最初の第２牛バス・サイクルを開始する。もしバス
が使用中でなく、かつメモリーがこのバスを要求する最
高優先順位の装置であれば、このノースはメモリー・コ
ントローラに許与されてメモリー・コントローラ信号Ｍ
ＹＤＣＮＮ＋ｉま２進数１となる。バスのメモリー・コ
ントローラへの許与の結果、メモリー・コントローラ・
ロジックはバス・データ回線上に２重取出し要求に要求
された第１ワードをゲートする。２重取出Ｉ〜要求を行
った中央プロセサのチャネル番号は、２重取出Ｉ〜要求
機能コードと共にバス・アドレス回線にゲートされ、２
重取出し要求の第１の応答サイクルであることを表示す
る他の信号は他のバス回線にゲートされる。中央プロセ
サ・ロジックは、バス上の信号を安定化させるため遅延
を生じた後でバス信号をサンプルし、もしバス・アドレ
ス回線上の中央プロセサ・チャネル番号が特定の中央プ
ロセサのチャネル番号ならば、最初の第２半バス・サイ
クルを肯定応答してバス・データ回線上のメモリー　ワ
ードをＰルジスタ１５２にゲートする。第１の応答サイ
クルの中央プロセサによる肯定応答の結果、メモリー・
コントローラ・ロジックはバスを解放し、２倍長ワード
履歴フロップ８０をリセットする。これにより第１のメ
モリ一応答サイクル、即ち最初の第２半ノミス・サイク
ルを完了する。

メモリー　コントローラに対してデータの第２ワードが
利用可能であれば、マスターとしてのメモリー・コント
ローラは、バスに対し送信権の要求を続けて時点１２−
Ｃで許与されると、このデータの第２ワードをバスに対
してゲートする。中　　　　　　　１・央プロセサは２
番目の第２半バス・サイクルを肯定応答１〜、メモリー
の第２ワードなＰ２レジスタ１５５にゲートし、これに
より２重取出し操作を完了する。尚、留意されたいこと
は、バスがメモリー・コントローラに対し許与される２
回目にメモリー・コントローラ信号Ｍ　Ｙ　Ｄ　ＣＮ　
Ｎ十が２進９１の状態になり、その結果メモリー　コン
トローラ信号：＝　Ｔ　ＲＥ　Ｑ　Ｒ＋が２進数１にな
り、この結果第９図のメモリー要求フロップ１７Ｍがリ
セットされてメモリーコントローラがこれ以上バスを要
求しなくなる。

第１２図を簡単にするため、ＣＰＵ信号ＢＳＤＣＮＤ−
は、ＣＰＵがマスターである２重取出し要求サイクルの
間、２進数１になるバス信号ＢＳＤＣＮＮ−に応答して
２進数１の状態になるととが示されていないことが判る
。同様に、メモリーがマスターになる第１と第２の応答
サイクルの間、２進数１の状態になる信号ＢＳＤＣＮＮ
−に応答してメモリー信号ＢＳＤＣＮＤ−は２進数１の
状態になることが示されていない。第８図および第９図
は、コントローラ信号ＢＳＤＣＮＮ−は素子２５と２５
Ｍのそれぞれの遅れの後コント（１４９） ローラがマスターがスレーブかにはががわらずバス信号
ＢＳＤＣＮＮ−に応答するが、第１２図の目的のために
はスレーブ信号Ｂ　Ｓ　Ｄ　ＣＮ　Ｄ　−１）ミが有意
義であり従ってこれが応答中であることのみが示される
。

本発明の装置が隣接したメモリー空間のアドレス指定を
可能にする方法は、速度及びクイズに基くメモリーのタ
イプ即ち磁気コアか半導体又は他の特性のメモリーの混
合とは無関係に、第１６図に関して更に詳細に説明され
ている。バス２００は、コントローラ２１０や中央プロ
セサ２０６の如き他のコントローラと同様、メモリー　
コントローラ２０２．２０６．２０４に対して結合され
るように示される。前述のように、例えば各メモリー・
コントローラは４個迄のメモリー　モジュールをアドレ
ス指定することができる。これ等のモジュールは、第１
４図に示す如く各メモリー・コントローラの位置Ａ、Ｂ
、Ｃ，Ｄに接続できる。

各メモリー・コントローラは、これと関連するモジュー
ルのアドレスと共にそれ自体のアドレスを（１５０） 受取る。モジュールのアドレスはバス２００上で２ビツ
トとして受取られ、これ等のビットは第１０図で示す如
＜ＢＳＡＤＯ８＋およびＢＳＡＤ２２＋の如く表示され
る。メモリー・コントローラのアドレスはビットＢＳＡ
ＤＯＯ−乃至Ｂ　Ｓ　Ａ　ＤＯ７＋として受取られる。

このように、アドレス指定されるコントローラの有する
メモリー・モジュールのみが応答する。除って、通常の
場合において判るように、メモリー・コントローラ２０
４は、その位置Ａ、Ｂ、Ｃ，Ｄのメモリー・モジュール
Ａ−５５８と、メモリー・モジュールＢ−３６０と、メ
モリー・モジュールＣ−３６２と、メモリー・モジュー
ルＤ−３，！５４に接続している。もしメモリー・コン
トローラ２０４がアドレス指定され、２ビツトのサブ・
アドレスが例えばモジュールＣ−６６２を表示するなら
ば、モジュールＣは単一ワード要求に応答し、モジュー
ルＣおよびＤは２重取出し要求に応答する。

前述の如く、もし例えば前述の特性により示される如き
メモリー・タイプの混合があり、このような混合が、例
えば５２．ＯＤＤワードの記憶の如きメモリー・コント
ローラ補数全体より少く、かつこの場合各モジュールが
８０００記憶ワードを含むべき場合、３２，０００ワー
ドのアドレス空間が後日システムの記憶容量を増大する
ことができるようにするため各メモリー・コントローラ
に対して使用可能の状態にしておかねばならないため、
隣接するメモリー・アドレスは使用できない。第１６図
から判るように、このような連続的なアドレス指定を行
うため、このような各メモリー・コントローラの一部の
みを使用することができる。

このように、第１６図において、モジュールＡ−３５０
とＢ−１５２はあるメモリー・タイプのものであり、又
モジュールＣ−３５４とＤ−６５６は別のメモＩＪ　−
・タイプのものであるものとすれハ、メモリー・コント
ローラ２０２はモジュールＡとＢのアクセスを制御する
よう接続でき、メモリー・コントロー５　’２０３はモ
ジュールＣとＤのアクセスを制御するように接続できる
。このような場合、メモリー・コントローラ２０２と２
０６は同じアドレスを有する。このような構成において
は、コントローラ２０２の位置ＣとＤｌおよびコントロ
ーラ２０３の位置ＡとＢは、本システムが完全に再構成
されなければ使用できるようにはならない。このように
、両ノモリー・コントローラ２０２．２０ろがそのアド
レス即ち同一のアドレスを見出す時、この両方のコント
ローラは、バス２００において受取った２つのモジュー
ル・アドレスＢＳＡＤＯ８＋（上位又は下位の１６にワ
ード）によりモジュールＡ、Ｂ、Ｃ又はＤのどれがアド
レス指定されるかによって応答するようシークする。こ
のように、唯１つのコントローラ２０２又は２０６がど
のモジュールがアドレス指定されるかに従って応答する
。

前述の事は例示としてのみ示すもので、例えば、４つ以
上のこのようなモジュールがあるコントローラと結合さ
れることを理解すべきで、本例においてはコントローラ
２０２は１准１１固のモジュールＡに接続され、コント
ローラ２０５は同じ位置でモジュールＢ、　ＣおよびＤ
と接続できる。前述の（１５３） 如く、本構成、即ち１つのコントローラ上のモジュール
Ａおよび第２の（２重取出し）メモリー・コントローラ
におけるモジュールＢ、　ＣおよびＤの本構成により、
モジュールＡとＢに位置されたワードをアドレス指定す
る２重取出し要求の結果と１〜で単一ワードが戻され、
またモ込フルＣおよびＤＫおかれたワード（モジュール
Ｄの最後のワードを除（）をアドレス指定する２倍長取
出し要求の結果として２ワードが戻される。本例から明
らかなように、もし第３のモジュールがコントローラ２
０２の位置Ｃに接続されかつモジュールＣ−６５４がコ
ントローラ２０６に接続されかつもしそのモジュールＣ
がアドレス指定され、かつコントローラ２０２と２０６
が同じアドレスを有する場合、このコントローラは共に
その同じアドレスの受取りと同時に応答してモジュール
Ｃのアドレスはエラー条件を生じることが判るであろう
。

このように、本システムにおいて結合されたメモリー特
性の如何に拘わらず、本発明の適用によりいかにして隣
接するアドレスが得られるかが判る。

（１５４） 本発明においては２重取出し操作を実施する望ましい実
施態様に関して特に例示し記述したが、多重取出し操作
が、最後の応答サイクルを除く最初および他の全ての応
答サイクルをして２重（多重）取出し信号Ｂ　Ｓ　Ｄ　
Ｂ　Ｐ　Ｌ−を転送させることによって実施することが
できることは当業者には理解されよう。更に、中央プロ
セサおよびメモリー・コントローラ以外の諸装置間で２
重および多重取出し操作が実施できることも理解されよ
う。

又更に、当業者ならば、本発明の主旨および範囲から逸
脱することなく前記およびその他の変更が可能であるこ
とも理解されよう。

【図面の簡単な説明】

第１図は本発明の全体的構成を示すブロック図、第２図
乃至第６図は本発明の共通バスにわたり転送される種々
の情報のフォーマット図、第７図は本発明のバスの作用
を示すタイミング図、第８図は本発明の中央プロセサの
優先順位回路網のロジック図、第９図および第９Ａ図は
本発明のメモリー・コントローラ優先順位回路網のロジ
ック図、第１０図は本発明のバスと結合された典型的な
メモリー・コントローラのバス・インターフェース・ロ
ジック回路図、第１１図および第１１Ａ図は本発明のバ
スと結合された中央プロセサのバス・インターフェース
・ロジック回路図、第１２図は本発明の中央プロセサ、
バスおよびメモリー・コントローラの作用を示すタイミ
ング図、第１′５図は本発明のアドレス指定法を示す図
、および第１４図は本発明のメモリー基板およびメモリ
ー・モジュールを示す図である。 ２００・・・多重回線バス、２０６・・・中央プロセサ
、２０８・・・科学計算装置、 ２１０．２１２，２１４・・・コントローラ、２１６．
２１８，２２０・・・周辺装置。 特許出願人　　　ハネイウエル・インフォメーション・
２４０ 第１頁の続き （ｌ　　明　者　チェスター・エム・ニビー・ジュニア
− アメリカ合衆国マサチューセラ ツ州０１９６０ピーボテ゛イ・リンカ ーン・ロード３ 手続補正書 １、事件の表示 ６、補正をする者 事件との関係　　特許出願人 住所 ４、代理人 ５、補正の対象

Claims (1)

1. 【特許請求の範囲】 （１） （Ａ）、複数の装置（２０２，２０３，２０４，２０８
   ，２１０゜２０６）であって、該複数の装置は第１装置
   アドレスを有する第１の装置（ｆρ０６）と及び前記第
   １装置アドレスとは異なった第２装置アドレスを有する
   メモリー制御装置（例２０２）とを含むこと、 ［Ｂｌ。前記複数の装置の夫々へ接続されており、前記
   複数の装置への及びこれからのデータ及びアドレスを含
   む情報の伝送を付勢するだめの共通バス（２００）、Ｌ （Ｑ、前記複数の装置の夫々に含まれておりかつ前記共
   通バスへ結合されており、前記共通バスを介する複数の
   伝送サイクルを生成するだめの生成手段と、 １ （Ｄｌ、複数のメモリー・モジュール（３５０，３５２
   ，６５４，３５６，６５８，３６０，３６２，３６４）
   　　と、（Ｅ）、前記メモリー制御装置は前記複数のメ
   モリー−モジュールを該メモリー制御装置へ結合するた
   めの第１及び第２のモジュール接続位置を有しており、
   該第１及び第２のモジュール接続位置は異なった位置ア
   ドレスを有すること、ＩＦＩ　、前記メモリー制御装置
   に含まれており、前記複数のメモリー・モジュールの内
   の第１のメモリー・モジュールｋ　前記第１　ノモジュ
   ール接続位置へ結合しかつ前記複数のメモリー・モジュ
   ールの内の第２のメモリー・モジュールヲ前（Ｇ）、前
   記第１の装置に含まれており、前記複数の伝送サイクル
   の内の第１の伝送サイクルの間前記第１の装置から前記
   メモリー制御装置への第１の情報の伝送の一部分として
   前記共通バスを介して前記装置アドレスと及び前記位置
   アドレスとを伝送することにより前記メモリー制御（２
   ） 装置？アドレスするためのアドレス手段（ろ１゜３２．
   １５５．１５６．３３．３４．３６．３８．）であって
   、前記第１の情報は前記メモリー制御装置から取り出さ
   れるべき複数のメモリー・ワードの内の第１のメモリー
   ・ワードの第１のメモリー・アドレスを含み、前記複数
   のメモリー・ワードは複数の別の伝送サイクルの間前記
   第１の装置へ伝送され、前記複数の別の伝送サイクルの
   内の最終伝送サイクルはこれが前記最終伝送サイクルで
   あることケ表示し、前記最終伝送サイクル？除く各伝送
   サイクルはこれが前記最終伝送サイクルではないことを
   表示し、またメモリー・ワードは複数の情報ビットから
   成ること、及び（Ｈ）、前記メモリー制御装置に含まれ
   ており、前記第１の装置から伝送される前記装置アドレ
   スと及び前記位置アドレスとが夫々前記メモリー副側１
   装置の前記装置アドレスと及び前記複数のメモリー・モ
   ジュールの内の１つのメモリー・モジュールが結合され
   るモジュール接続位置への前記位置アドレスとに対応す
   るとき前記共通バスを介して肯定的に応答するための手
   段（ｄ２．４３．４８．４６．５６．６１　）と、から
   成るシステム。 （２、特許請求の範囲第１項記載のシステムにおいて、
   前記メモリー・モジュールの夫々はＮワードのデータを
   記憶する容量？有しており、数アドレスされるデータ・
   ワ〜トヶ含み、それによって前記メモリー・モジュール
   の２つの結合されたモジュールが２Ｎワードの隣接的に
   アドレス可能なデータを提供すること、を特徴とするシ
   ステム。 （６）特許請求の範囲第１項記戦のシステムにおいて、 （Ａ）、前記メモリー制御装置に含まれておりかつ前記
   第１の情報に応答し、前記複数の別の伝送サイクルの間
   前記第１の装置への前記複数のメモリー・ワードの伝送
   な付勢するための手段　　　　　　　　゛（７４，７５
   ，７６、７８，９５）であって、前記複数の別の伝送サ
   イクルは前記第１の伝送サイクルに続く時刻にて非同期
   的に生成されること、（Ｂ１．前記メモリー制御装置に
   含まれており、前記複数のメモリー・ワードの現在の２
   ′モリ−・スートを前記第１の装置へ伝送する前に、前
   記複数のメモリー・ワードの次のメモリー・ワードが前
   記メモリー制御装置に存在するかどうかを決定するため
   の手段（７７、７９，８０，８ろ、　８９．９０゜９１
   、９２．９ろ）と、及び （Ｃ）、前記メモリー制御装置に含まれておりかつ前記
   決定するための手段に応答し、前記最終伝送サイクルを
   除く前記複数の別の伝送サイクルの各伝送サイクルの間
   非−最終伝送サイクル信号を前記共通バスを介して伝送
   するための手段（８０，，８ろ、　　８４．　８５）　
   　　と、を特徴とするシステム。 （４）特許請求の範囲第６項記載のシステムにおいて、
   前記複数のメモリー・ワードが連続的にストレスされる
   メモリー・ワードの組であること、を特徴とするシステ
   ム。 明細書の浄書（内容に変更なし）