JPS5931064A - Ｍｏｓ型半導体装置 - Google Patents
Ｍｏｓ型半導体装置Info
- Publication number
- JPS5931064A JPS5931064A JP57139679A JP13967982A JPS5931064A JP S5931064 A JPS5931064 A JP S5931064A JP 57139679 A JP57139679 A JP 57139679A JP 13967982 A JP13967982 A JP 13967982A JP S5931064 A JPS5931064 A JP S5931064A
- Authority
- JP
- Japan
- Prior art keywords
- dirt
- oxide film
- type semiconductor
- semiconductor device
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
- H10D30/681—Floating-gate IGFETs having only two programming levels
Landscapes
- Electrodes Of Semiconductors (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はＭＯ８型半導体装置に関するものである。
従来のＭＯ８型半導体装置の１つとして、フローティン
ググー）ｔ−有する多層ダート構造のＭＯ８型半導体装
置を第１図に示す。この図において、１はＰ型基板、２
はフィールド酸化膜、３，４はソース・ドレイン領域、
５はダート酸化膜、６はフローティングゲート、７は第
２のダート酸化膜、８は制御ゲート、９は酸化膜、１０
は燐シリケートガラス層、１１はアルミニウム電極であ
る。
ググー）ｔ−有する多層ダート構造のＭＯ８型半導体装
置を第１図に示す。この図において、１はＰ型基板、２
はフィールド酸化膜、３，４はソース・ドレイン領域、
５はダート酸化膜、６はフローティングゲート、７は第
２のダート酸化膜、８は制御ゲート、９は酸化膜、１０
は燐シリケートガラス層、１１はアルミニウム電極であ
る。
この図に示すように、従来のＭＯ８型半導体装置におい
ては、ダート領域を半導体基板の表面上に形成している
。したがって％ダート領域での段差により、このダート
領域の上に形成される配線などに段切れを生じさせる欠
点があった。特に、第１図に示したような多層ｆｆ−）
構造の装置においては、ダート領域が高くなっており、
したがって段切れを起させる恐れが強い。さらに最近は
、多層構造のダート領域の上に多層配線構造を形成する
ことも考えられ、増々配線の段切れが生じやすく歩留り
低下の原因となっている。
ては、ダート領域を半導体基板の表面上に形成している
。したがって％ダート領域での段差により、このダート
領域の上に形成される配線などに段切れを生じさせる欠
点があった。特に、第１図に示したような多層ｆｆ−）
構造の装置においては、ダート領域が高くなっており、
したがって段切れを起させる恐れが強い。さらに最近は
、多層構造のダート領域の上に多層配線構造を形成する
ことも考えられ、増々配線の段切れが生じやすく歩留り
低下の原因となっている。
この発明は上記の点に鑑みたされたもので、ダート領域
での段差を少なく又はなくすことができ、よってダート
領域の上に形成される配線の段切れを防止することがで
き、歩留り向上を図ることができるＭＯ８型半導体装置
を提供すること全目的とする。
での段差を少なく又はなくすことができ、よってダート
領域の上に形成される配線の段切れを防止することがで
き、歩留り向上を図ることができるＭＯ８型半導体装置
を提供すること全目的とする。
以下この発明の実施例を第２図を参照して説明する。第
２図に示す実施例は、フローティングダートを有する多
層ダート構造のＭＯ８型半導体装置、特にそのフローテ
ィングダートにこの発明を適用した場合である。
２図に示す実施例は、フローティングダートを有する多
層ダート構造のＭＯ８型半導体装置、特にそのフローテ
ィングダートにこの発明を適用した場合である。
第２図において、２１はＰ型基板（半導体基板）であり
、この基板２１の表面部にはフィールド９酸化膜２２が
選択的に形成される。一方、このフィールド酸化膜２２
が形成されていかい領域（アクティブ領域）の前記基板
２１表面部内には１両側に分かれてソース・ドレイン領
域２３．２４が形成される。そして、このソース領域２
３とドレイン領域２４間には、ダート酸化膜２５と第２
のダート酸化膜２６とで包囲されたフローティングダー
ト２７が前記Ｐ型基板２１に埋設して形成される。この
フローティングダート２７上には、前記第２のダート酸
化膜２６を挾んで制御ゲート２８が形成される。この制
御ダート２８上を含む前記基板２１上の全面には酸化膜
２９が形成される。
、この基板２１の表面部にはフィールド９酸化膜２２が
選択的に形成される。一方、このフィールド酸化膜２２
が形成されていかい領域（アクティブ領域）の前記基板
２１表面部内には１両側に分かれてソース・ドレイン領
域２３．２４が形成される。そして、このソース領域２
３とドレイン領域２４間には、ダート酸化膜２５と第２
のダート酸化膜２６とで包囲されたフローティングダー
ト２７が前記Ｐ型基板２１に埋設して形成される。この
フローティングダート２７上には、前記第２のダート酸
化膜２６を挾んで制御ゲート２８が形成される。この制
御ダート２８上を含む前記基板２１上の全面には酸化膜
２９が形成される。
さらに、この酸化ｌ［２９上には燐シリケートガラス層
３０が形成される。この燐シリケートガラス層３０およ
び前記酸化膜２９には、前記ソース・ドレイン領域２３
．２４および制御ダート２８上においてコンタクト孔が
形成される。そして、このコンタクト孔を介して前記ソ
ース・ドレイン領域２３．２４および制御ダート２８に
接続されるようにアルミニウム電極３１が形成される。
３０が形成される。この燐シリケートガラス層３０およ
び前記酸化膜２９には、前記ソース・ドレイン領域２３
．２４および制御ダート２８上においてコンタクト孔が
形成される。そして、このコンタクト孔を介して前記ソ
ース・ドレイン領域２３．２４および制御ダート２８に
接続されるようにアルミニウム電極３１が形成される。
以上の説明から明らかなように、この発明の実施例では
、フローティンググー）２７ｆｆｉＰ型基板２１に埋設
して形成している。したがって、フローティングｒ−）
２７の厚さく約５００ＯＡ）だけダート領域の高さ全
低くして、ダート領域での段差を少なくすることができ
る。その結果、ダート領域の上に形成される配線の段切
れ全防止することができ、歩留りの向上を図ることがで
きる。
、フローティンググー）２７ｆｆｉＰ型基板２１に埋設
して形成している。したがって、フローティングｒ−）
２７の厚さく約５００ＯＡ）だけダート領域の高さ全
低くして、ダート領域での段差を少なくすることができ
る。その結果、ダート領域の上に形成される配線の段切
れ全防止することができ、歩留りの向上を図ることがで
きる。
次に、上記実施例のｉＶｉ ＯＳ型半導体装置の製造方
法について第３図を参照して説明する。
法について第３図を参照して説明する。
第３図（ａ）において、２１はＰ型基板であ９％まずこ
の基板２１の全面に薄い酸化膜４１（〜５００Ｘ）とチ
ツ化膜４２ （４０００〜５０００Ｘ）を成長させた後
、それらの不要部分音ホ） ＩＪソ工程で除去すること
により、この薄い酸化膜４１とチッ化膜４２を基板２１
のソース−ドレイン形成予定領域上にのみ残す。
の基板２１の全面に薄い酸化膜４１（〜５００Ｘ）とチ
ツ化膜４２ （４０００〜５０００Ｘ）を成長させた後
、それらの不要部分音ホ） ＩＪソ工程で除去すること
により、この薄い酸化膜４１とチッ化膜４２を基板２１
のソース−ドレイン形成予定領域上にのみ残す。
次ニ、チツ化膜４２をマスクとしてフィールド酸化を行
う。すると、フィールド領域となる部分の基板２１表面
部ＶＣ第３図（ｂ）に示すように厚いフィールド酸化膜
２２（約ｌμＸ）が形成されると同時に、この場合はダ
ート形成予定領域の基板２１表面部にも厚い酸化膜４３
が形成される。しかる後、エツチングでチツ化膜４２と
酸化膜４１を除去する。
う。すると、フィールド領域となる部分の基板２１表面
部ＶＣ第３図（ｂ）に示すように厚いフィールド酸化膜
２２（約ｌμＸ）が形成されると同時に、この場合はダ
ート形成予定領域の基板２１表面部にも厚い酸化膜４３
が形成される。しかる後、エツチングでチツ化膜４２と
酸化膜４１を除去する。
次に、選択エツチングで第３図（Ｃ）に示すように １
酸化膜４３を除去する。これにより、基板２１の表面部
にはダート形成予定領域において凹部４４が形成される
。
酸化膜４３を除去する。これにより、基板２１の表面部
にはダート形成予定領域において凹部４４が形成される
。
しかる後、この四部４４の円面を含む前記基板２１上の
全面に第３図（ｄ）に示すようにダート酸化膜２５（〜
５００Ａ）全成長させ、さらにその上に多結晶シ＋Ｊ：
ｚｙｌ［４５（４０００〜５０００Ｋ）＋成長させる。
全面に第３図（ｄ）に示すようにダート酸化膜２５（〜
５００Ａ）全成長させ、さらにその上に多結晶シ＋Ｊ：
ｚｙｌ［４５（４０００〜５０００Ｋ）＋成長させる。
さらに、多結晶シリコン［４５上にはダート形成領域上
においてレジスト４６を形成する。
においてレジスト４６を形成する。
次に、レジスト４６をマスクとして、前記多結晶シリコ
ン膜４５とｒ−）酸化膜２５の不要部分全エツチング除
去する。これにより、ダート酸化膜２５と多結晶シリコ
ン膜４５は、第３図（ｅ）に示すように、基板２１の凹
部４４にのみ埋設されて残る。この残された多結晶シリ
コン膜４５がフローティングゲート２７である。しかる
後、レジスト４６會除去する。
ン膜４５とｒ−）酸化膜２５の不要部分全エツチング除
去する。これにより、ダート酸化膜２５と多結晶シリコ
ン膜４５は、第３図（ｅ）に示すように、基板２１の凹
部４４にのみ埋設されて残る。この残された多結晶シリ
コン膜４５がフローティングゲート２７である。しかる
後、レジスト４６會除去する。
次に、フローティングゲート２７（残存多結晶シリコン
膜４５）上を含む前記基板２１上の全面に第３図（ｆ）
に示すように第２のダート酸化膜２６（〜４ｏｏＸ）ｔ
＝成長させ、さらにその上に第２の多結晶シリコン膜４
７ （３０００〜４０００Ａ）全成長させる。さらに、
第２の多結晶シリコン膜４７上にはダート形成領域上に
おいてレジス）４８ｔ−形成する。
膜４５）上を含む前記基板２１上の全面に第３図（ｆ）
に示すように第２のダート酸化膜２６（〜４ｏｏＸ）ｔ
＝成長させ、さらにその上に第２の多結晶シリコン膜４
７ （３０００〜４０００Ａ）全成長させる。さらに、
第２の多結晶シリコン膜４７上にはダート形成領域上に
おいてレジス）４８ｔ−形成する。
そして、レジスト４８ｔ−マスクとして、第２の多結晶
シリコン膜４７と第２のダート酸化膜２６の不要部分を
エツチング除去することにより、これらを第３図位）に
示すようにフローテインググート２７上にのみ残す。こ
の残された第２の多結晶シリコン膜４７が制御ゲート２
８である。しかる後、レジスト４８を除去する。
シリコン膜４７と第２のダート酸化膜２６の不要部分を
エツチング除去することにより、これらを第３図位）に
示すようにフローテインググート２７上にのみ残す。こ
の残された第２の多結晶シリコン膜４７が制御ゲート２
８である。しかる後、レジスト４８を除去する。
その後、前記エツチング工程で露出した基板２１の表面
部にイオン注入を行うことにより、この表面部に第３図
＠に示すようにソース・ドレイン領域２３．２４を形成
する。
部にイオン注入を行うことにより、この表面部に第３図
＠に示すようにソース・ドレイン領域２３．２４を形成
する。
次に、制御グー１−２８ （残存第２の多結晶シリコン
膜４７）およびソース・ドレイン領域２３゜２４上を含
む前記基板２１上の全面に第３図（ｈ）に示すように酸
化膜２９（〜５ｏｏＸ）ｙ成長させる。
膜４７）およびソース・ドレイン領域２３゜２４上を含
む前記基板２１上の全面に第３図（ｈ）に示すように酸
化膜２９（〜５ｏｏＸ）ｙ成長させる。
さらに、この酸化膜２９上に燐シリケートガラス層３０
（〜１μＡ）を成長させ、この燐シリクートガラス層３
０上には、コンタクト孔形成領域上を除いてレジスト４
９を形成する。
（〜１μＡ）を成長させ、この燐シリクートガラス層３
０上には、コンタクト孔形成領域上を除いてレジスト４
９を形成する。
そして、レジスト４９をマスクとして、燐シリケートガ
ラス層３０と酸化膜２９をエツチングすることにより、
これらにコンタクト孔を形成する。
ラス層３０と酸化膜２９をエツチングすることにより、
これらにコンタクト孔を形成する。
このコンタクト孔の形成後レジスト４９は除去する。
しかる後、コンタクト孔を介して前記ソースｅドレイン
領域２３．２４および制御ダート２８に接続されるアル
ミニウム電極３１’ｌＨ第３図０）ニ示すように形成す
る。
領域２３．２４および制御ダート２８に接続されるアル
ミニウム電極３１’ｌＨ第３図０）ニ示すように形成す
る。
以上のような方法によれば、フローティングｒ−）２７
’ｉ基板２１に埋設する場所は、酸化膜４３（フィール
ド酸化膜２２と同時に形成される）ｔ：除去することで
決まる。したがって、フィールド酸化時に、フローティ
ングダート２７を埋設する場所を同時に形成することが
できる。
’ｉ基板２１に埋設する場所は、酸化膜４３（フィール
ド酸化膜２２と同時に形成される）ｔ：除去することで
決まる。したがって、フィールド酸化時に、フローティ
ングダート２７を埋設する場所を同時に形成することが
できる。
以上、この発明の実施例と、その製造方法について説明
した。実施９１１は、フローティングダートを有する多
層ダート構造のＭＯ８型半導体装置、特にそのフローテ
ィングダートにこの発明全適用した場合であるが、この
発明はこれに限定されるものではなく、その他のＭＯ８
型半導体装置に適用してダート領域での段差を少なく又
はなくすことができる。
した。実施９１１は、フローティングダートを有する多
層ダート構造のＭＯ８型半導体装置、特にそのフローテ
ィングダートにこの発明全適用した場合であるが、この
発明はこれに限定されるものではなく、その他のＭＯ８
型半導体装置に適用してダート領域での段差を少なく又
はなくすことができる。
以上詳述したように、この発明のＭＯ８型半導体装置に
おいては、ダート領域を半導体基板に埋設することによ
りゲート領域での段差を少なく又はなくすようにしたの
で、ダート領域の上に形成される配線などの断切れを防
止することができ、歩留シの向上を図ることができる。
おいては、ダート領域を半導体基板に埋設することによ
りゲート領域での段差を少なく又はなくすようにしたの
で、ダート領域の上に形成される配線などの断切れを防
止することができ、歩留シの向上を図ることができる。
第１図は従来のＭＯ８型半導体装置金示す断面図、第２
図はこの発明のＭＯ８型半導体装置の実施例を示す断面
図、第３図は実施ｆ！／１１の装置の製造方法を工程順
に示す断面図である。 ２１・・・Ｐ型基板、２３．２４川ソース＠ドレイン領
域、２７・・・フローティングゲート。 特許出願人 沖電気工業株式会社（ｔ’！が１名倉
ＩＩ！１ １
図はこの発明のＭＯ８型半導体装置の実施例を示す断面
図、第３図は実施ｆ！／１１の装置の製造方法を工程順
に示す断面図である。 ２１・・・Ｐ型基板、２３．２４川ソース＠ドレイン領
域、２７・・・フローティングゲート。 特許出願人 沖電気工業株式会社（ｔ’！が１名倉
ＩＩ！１ １
Claims (1)
- ダート領域と、半導体基板内に形成されたソース・ドレ
イン領域とを有するＭＯ８型半導体装置において、前記
ダート領域を、前記ソース領域と前記ドレイン領域間の
前記半導体基板内に埋設したことを特徴とするＭＯ８型
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57139679A JPS5931064A (ja) | 1982-08-13 | 1982-08-13 | Ｍｏｓ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57139679A JPS5931064A (ja) | 1982-08-13 | 1982-08-13 | Ｍｏｓ型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5931064A true JPS5931064A (ja) | 1984-02-18 |
Family
ID=15250894
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57139679A Pending JPS5931064A (ja) | 1982-08-13 | 1982-08-13 | Ｍｏｓ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5931064A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000055896A1 (en) * | 1999-03-17 | 2000-09-21 | Koninklijke Philips Electronics N.V. | Method of manufacturing a floating gate field-effect transistor |
| JP2005129942A (ja) * | 2003-10-22 | 2005-05-19 | Hynix Semiconductor Inc | 不揮発性メモリ素子の製造方法 |
| KR20190049043A (ko) | 2017-11-01 | 2019-05-09 | 대한민국(농촌진흥청장) | 총체맥류 사일리지 발효용 미생물 및 이를 포함하는 미생물 첨가제 |
-
1982
- 1982-08-13 JP JP57139679A patent/JPS5931064A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000055896A1 (en) * | 1999-03-17 | 2000-09-21 | Koninklijke Philips Electronics N.V. | Method of manufacturing a floating gate field-effect transistor |
| US6368915B1 (en) | 1999-03-17 | 2002-04-09 | U.S. Philips Corporation | Method of manufacturing a semiconductor device |
| JP2005129942A (ja) * | 2003-10-22 | 2005-05-19 | Hynix Semiconductor Inc | 不揮発性メモリ素子の製造方法 |
| KR20190049043A (ko) | 2017-11-01 | 2019-05-09 | 대한민국(농촌진흥청장) | 총체맥류 사일리지 발효용 미생물 및 이를 포함하는 미생물 첨가제 |
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