JPS5932023B2 - 内部装置制御方式 - Google Patents
内部装置制御方式Info
- Publication number
- JPS5932023B2 JPS5932023B2 JP53115272A JP11527278A JPS5932023B2 JP S5932023 B2 JPS5932023 B2 JP S5932023B2 JP 53115272 A JP53115272 A JP 53115272A JP 11527278 A JP11527278 A JP 11527278A JP S5932023 B2 JPS5932023 B2 JP S5932023B2
- Authority
- JP
- Japan
- Prior art keywords
- communication path
- circuit
- path control
- internal device
- control device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04M—TELEPHONIC COMMUNICATION
- H04M3/00—Automatic or semi-automatic exchanges
- H04M3/08—Indicating faults in circuits or apparatus
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Debugging And Monitoring (AREA)
- Monitoring And Testing Of Exchanges (AREA)
- Exchange Systems With Centralized Control (AREA)
Description
【発明の詳細な説明】
本発明は、自律動作する内部装置を有する電子交換機等
の情報処理システムに於いて、内部装置の異常を検出し
て制御する内部装置制御方式に関するものである。
の情報処理システムに於いて、内部装置の異常を検出し
て制御する内部装置制御方式に関するものである。
電子交換機等の情報処理システムに於いては、例えば第
１図に示すように、中央処理装置１と内部装置４とは接
続器２により接続され、又保守装置３が設けられて内部
装置４の状態を集中的に監視している。
１図に示すように、中央処理装置１と内部装置４とは接
続器２により接続され、又保守装置３が設けられて内部
装置４の状態を集中的に監視している。
電子交換機の通話路系の内部装置に対する指令の場合は
、保守装置３に於ける監視状態を読取つて異常の有無を
確認した後内部装置に指令を発するもので、処理が複雑
になる欠点があつた。前述の内部装置が自律動作する場
合に於いては、保守装置３に於ける監視状態を読取つた
後に指令を発すると、その指◆を送出するまでの遅延時
間内に内部装置が誤動作した場合、指令が正常に受付け
られたか否か不明となる。
、保守装置３に於ける監視状態を読取つて異常の有無を
確認した後内部装置に指令を発するもので、処理が複雑
になる欠点があつた。前述の内部装置が自律動作する場
合に於いては、保守装置３に於ける監視状態を読取つた
後に指令を発すると、その指◆を送出するまでの遅延時
間内に内部装置が誤動作した場合、指令が正常に受付け
られたか否か不明となる。
その為、指◆を送出した後にも再度プログラムによつて
保守装置３に於ける監視状態を読取つて内部装置が正常
であるか否か確認する必要が生じ、従つてプログラム処
理が一層複雑になる欠点がある。本発明は、前述の如き
欠点を改善したもので、自律動作する内部装置の異常検
出を容易にし、且つ異常時の誤制御を簡単な処理で防止
することを目的とするものである。
保守装置３に於ける監視状態を読取つて内部装置が正常
であるか否か確認する必要が生じ、従つてプログラム処
理が一層複雑になる欠点がある。本発明は、前述の如き
欠点を改善したもので、自律動作する内部装置の異常検
出を容易にし、且つ異常時の誤制御を簡単な処理で防止
することを目的とするものである。
以下実施例について詳細に説明する。第２図は本発明の
実施例の要部プロツク線図であり、電子交換機システム
に適用した場合についてのものである。
実施例の要部プロツク線図であり、電子交換機システム
に適用した場合についてのものである。
同図に於いて、ＣＰＵは通話路系を制御する中央処理装
置、ＳＰＵｌ〜ＳＰＵｎは自律動作する内部装置として
の通話路制御装置、ＩＮＦは中央処理装置ＣＰＵからの
指令を通話路制御装置に送出すると共に、通話路制御装
置からの応答信号を中央処理装置ＣＰＵへ転送する接続
器、ＥＳＥは通話路制御装置の異常の有無を外部より監
視する外部監視装置、０ＢＲは中央処理装置ＣＰＵから
の指令信号を受信し、通話路制御装置へ送信する送信回
路を構成するアウトバツフア回路、ＤＥＣは通話路制御
装置、ＳＰＵｌ〜ＳＰＵｎのうちいずれかの１つを選択
するデコーダ（デコード回路）、ＢＲは通話路制御装置
、ＳＰＵｌ〜ＳＰＵｎの応答信号を受信するインバツフ
ア回路、Ｇはインバツフア回路１ＢＲの受信を制御する
ゲート回路、ＤＥＴは通話路制御装置対応に異常状態を
表示する異常表示回路で、異常表示回路ＤＥＴに異常状
態が表示されている通話路制御装置からの応答信号はゲ
リト回路Ｇによりインバツフア回路ＩＢＲへの受信が抑
圧さへ中央処理装置Ｃ木の応答信号は転送されない。す
なわち中央処理装置ＣＰＵで指定した通話路制御装置が
異常状態で異常表示回路ＤＥＴに表示されていた場合、
この通話路制御装置からの応答信号は接続器１ＮＦのゲ
ート回路Ｇで抑止される。そして例えば中央処理装置Ｃ
ＰＵでは、指令を発した通話路制御装置が一定時間経過
して後も応答信号がないことによつて、通話路制御信号
が異常状態であることを検出する。第３図は第２図に於
ける異常表示回路ＤＥＴのプロツク線図であり、Ｍ１〜
ＭＯは通話路制御装置ＳＰＵ，〜ＳＰ↓からの異常状態
信号又は外部監視装置ＥＳＥからの異常状態信号を記憶
表示するフリツプフ０ツプ等の記憶器、Ａ，〜ＡＯはア
ンドゲート、０Ｒはオアゲートである。中央処理装置Ｃ
ＰＵからの指令は接続器１ＮＦを経由して指定された通
話路制御装置に転送される。
置、ＳＰＵｌ〜ＳＰＵｎは自律動作する内部装置として
の通話路制御装置、ＩＮＦは中央処理装置ＣＰＵからの
指令を通話路制御装置に送出すると共に、通話路制御装
置からの応答信号を中央処理装置ＣＰＵへ転送する接続
器、ＥＳＥは通話路制御装置の異常の有無を外部より監
視する外部監視装置、０ＢＲは中央処理装置ＣＰＵから
の指令信号を受信し、通話路制御装置へ送信する送信回
路を構成するアウトバツフア回路、ＤＥＣは通話路制御
装置、ＳＰＵｌ〜ＳＰＵｎのうちいずれかの１つを選択
するデコーダ（デコード回路）、ＢＲは通話路制御装置
、ＳＰＵｌ〜ＳＰＵｎの応答信号を受信するインバツフ
ア回路、Ｇはインバツフア回路１ＢＲの受信を制御する
ゲート回路、ＤＥＴは通話路制御装置対応に異常状態を
表示する異常表示回路で、異常表示回路ＤＥＴに異常状
態が表示されている通話路制御装置からの応答信号はゲ
リト回路Ｇによりインバツフア回路ＩＢＲへの受信が抑
圧さへ中央処理装置Ｃ木の応答信号は転送されない。す
なわち中央処理装置ＣＰＵで指定した通話路制御装置が
異常状態で異常表示回路ＤＥＴに表示されていた場合、
この通話路制御装置からの応答信号は接続器１ＮＦのゲ
ート回路Ｇで抑止される。そして例えば中央処理装置Ｃ
ＰＵでは、指令を発した通話路制御装置が一定時間経過
して後も応答信号がないことによつて、通話路制御信号
が異常状態であることを検出する。第３図は第２図に於
ける異常表示回路ＤＥＴのプロツク線図であり、Ｍ１〜
ＭＯは通話路制御装置ＳＰＵ，〜ＳＰ↓からの異常状態
信号又は外部監視装置ＥＳＥからの異常状態信号を記憶
表示するフリツプフ０ツプ等の記憶器、Ａ，〜ＡＯはア
ンドゲート、０Ｒはオアゲートである。中央処理装置Ｃ
ＰＵからの指令は接続器１ＮＦを経由して指定された通
話路制御装置に転送される。
即ち接続器１ＮＦのアウトバツフア回路０ＢＲで受信さ
れ、デコーダＤＥＣでデコードされて指定された通話路
制御装置ＳＰＵｌ〜ＳＰＵｎがアウトバツフア回路０Ｂ
Ｒを介した指令信号を受信する。通話路制御装置ＳＰＵ
ｌ〜ＳＰＵｎからは応答信号と、応答信号を受信のため
と次の指令が受信可能であることを示す応答起動確認信
号が送出され、応答信号は接続器１ＮＦのゲート回路Ｇ
を通してインバツフア回路１ＢＲに入力され、インバツ
フア回路１ＢＲから中央処理装置ＣｐＵへ転送される。
一方、通話路制御装置対応の応答起動確認信号は異常表
示回路ＤＥＴに受信され、応答起動確認信号と記憶器Ｍ
１〜ＭＯおよびデコーダＤＥＣの出力信号のアンド条件
Ａ１〜Ａｎでインバツフア回路ＢＲのゲート回路Ｇを抑
止する。例えば、通話路制御装置ＳＰＵ，がその自律動
作又は自已診断機能により異常状態であることを検出し
た場合、或は外部監視装置ＥＳＥにより通話路制御装置
ＳＰＵ，が異常状態であることが検出された場合、記憶
器Ｍ１がセツトされる。
れ、デコーダＤＥＣでデコードされて指定された通話路
制御装置ＳＰＵｌ〜ＳＰＵｎがアウトバツフア回路０Ｂ
Ｒを介した指令信号を受信する。通話路制御装置ＳＰＵ
ｌ〜ＳＰＵｎからは応答信号と、応答信号を受信のため
と次の指令が受信可能であることを示す応答起動確認信
号が送出され、応答信号は接続器１ＮＦのゲート回路Ｇ
を通してインバツフア回路１ＢＲに入力され、インバツ
フア回路１ＢＲから中央処理装置ＣｐＵへ転送される。
一方、通話路制御装置対応の応答起動確認信号は異常表
示回路ＤＥＴに受信され、応答起動確認信号と記憶器Ｍ
１〜ＭＯおよびデコーダＤＥＣの出力信号のアンド条件
Ａ１〜Ａｎでインバツフア回路ＢＲのゲート回路Ｇを抑
止する。例えば、通話路制御装置ＳＰＵ，がその自律動
作又は自已診断機能により異常状態であることを検出し
た場合、或は外部監視装置ＥＳＥにより通話路制御装置
ＳＰＵ，が異常状態であることが検出された場合、記憶
器Ｍ１がセツトされる。
そしてデコーダＤＥＣによりこの通話路制御装置ＳＰＵ
ｌが指定されて中央処理装置ＣＰＵからの指令信号が送
られ、応答信号が通話路制御装置ＳＰＵｌから送出され
ると、デコーダＤＥＣのデコード出力と通話路制御装置
ＳＰＵｌからの応答起動確認信号と記憶器Ｍ１のセツト
出力とがアンドゲートＡ，に入力され、その出力が６１
゛となるので、オアゲ゛一ト０Ｒを介してゲート回路Ｇ
の禁止入力となり、ゲート回路Ｇが閉じられるので、通
話路制御装置ＳＰＵｌからの応答信号は接続器１ＮＦに
於いて抑止されることになる。それによつて中央処理装
置ＣＰＵは通話路制御装置ＳＰＵ，が無応答であること
から異常状態であることを識別することができるＯ又中
央処理装置ＣＰＵが指令信号を送出する直前或は通話路
制御装置が指令信号を受信して応答信号を送出する前に
異常状態となつたとしても、記憶器に異常状態信号が加
えられてセツトされると、前述と同様に応答信号は接続
器１ＮＦに於いて抑止され、中央処理装置ＣＰＵに転送
されないので、異常状態であることが識別される。
ｌが指定されて中央処理装置ＣＰＵからの指令信号が送
られ、応答信号が通話路制御装置ＳＰＵｌから送出され
ると、デコーダＤＥＣのデコード出力と通話路制御装置
ＳＰＵｌからの応答起動確認信号と記憶器Ｍ１のセツト
出力とがアンドゲートＡ，に入力され、その出力が６１
゛となるので、オアゲ゛一ト０Ｒを介してゲート回路Ｇ
の禁止入力となり、ゲート回路Ｇが閉じられるので、通
話路制御装置ＳＰＵｌからの応答信号は接続器１ＮＦに
於いて抑止されることになる。それによつて中央処理装
置ＣＰＵは通話路制御装置ＳＰＵ，が無応答であること
から異常状態であることを識別することができるＯ又中
央処理装置ＣＰＵが指令信号を送出する直前或は通話路
制御装置が指令信号を受信して応答信号を送出する前に
異常状態となつたとしても、記憶器に異常状態信号が加
えられてセツトされると、前述と同様に応答信号は接続
器１ＮＦに於いて抑止され、中央処理装置ＣＰＵに転送
されないので、異常状態であることが識別される。
なお通話路制御装置が異常状態から正常状態に復帰する
と、記憶器はりセツトされるものである。前述の如く、
通話路制御装置の異常状態を記憶している記憶器の出力
とデコーダＤＥＣによる選択信号と通話路制御装置から
の応答起動確認信号とにより、通話路制御装置からの応
答信号を、異常状態のとき抑止するもので、他の正常な
通活路制御装置への指令信号の送出並びに正常な通話路
制御装置からの応答信号の転送には何ら影響を及ぼさな
いものとなる。
と、記憶器はりセツトされるものである。前述の如く、
通話路制御装置の異常状態を記憶している記憶器の出力
とデコーダＤＥＣによる選択信号と通話路制御装置から
の応答起動確認信号とにより、通話路制御装置からの応
答信号を、異常状態のとき抑止するもので、他の正常な
通活路制御装置への指令信号の送出並びに正常な通話路
制御装置からの応答信号の転送には何ら影響を及ぼさな
いものとなる。
以上説明したように、本発明によれば、自律動作する内
部装置からの応答信号を異常表示回路ＤＥＴの内容によ
つて制御するものであるから、プログラムによつて内部
装置の状態を予め調べる必要がないので、プログラムの
処理が容易になる。
部装置からの応答信号を異常表示回路ＤＥＴの内容によ
つて制御するものであるから、プログラムによつて内部
装置の状態を予め調べる必要がないので、プログラムの
処理が容易になる。
又異常表示回路ＤＥＴにより内部装置の異常を迅速に表
示し、且つ異常状態の内部装置からの応答信号を抑止す
るものであるから障害波及を防止することができる。又
異常表示回路を周期的に読取るようにすれば、自律動作
する内部装置の状態が把握でき、異常を早期に検出でき
ることになる。なお本発明の実施例では、応答起動確認
信号がすべて通話路制御装置より送信される場合の例に
ついて説明しているが、中央処理装置ＣＰＵよりの通話
路制御装置に対する指令を接続器１ＮＦで解続して、応
答起動確認信号を接続器ＮＦで生成するようにしてもよ
い。しかしながらそのようにした場合は、接続器１ＮＦ
で各通話路制御装置の指令を解続するハードウエアが必
要になるだけでなく、接続器１ＮＦのハードウエアが増
加する欠点がある。従つて本発明の実施例の方が実現容
易である。
示し、且つ異常状態の内部装置からの応答信号を抑止す
るものであるから障害波及を防止することができる。又
異常表示回路を周期的に読取るようにすれば、自律動作
する内部装置の状態が把握でき、異常を早期に検出でき
ることになる。なお本発明の実施例では、応答起動確認
信号がすべて通話路制御装置より送信される場合の例に
ついて説明しているが、中央処理装置ＣＰＵよりの通話
路制御装置に対する指令を接続器１ＮＦで解続して、応
答起動確認信号を接続器ＮＦで生成するようにしてもよ
い。しかしながらそのようにした場合は、接続器１ＮＦ
で各通話路制御装置の指令を解続するハードウエアが必
要になるだけでなく、接続器１ＮＦのハードウエアが増
加する欠点がある。従つて本発明の実施例の方が実現容
易である。
第１図は従来の電子交換機等の情報処理システムのプロ
ツク線図、第２図は本発明の実施例の要部プロツク線図
、第３図は第２図に於ける異常表示回路のプロツク線図
である。 ＣＰＵは中央処理装置、ＮＦは接続器、ＳＰＵｌ〜ＳＰ
Ｕｎは内部装置としての通話路制御装置、ＥＳＥは外部
監視装置、０ＢＲはアウトバツフア回路、ＩＢＲはイン
バツフア回路、ＤＥＣはデコーダ、ＤＥＴは異常表示回
路、Ｇはゲート回路、Ｍ，〜Ｍｎは記憶器である。
ツク線図、第２図は本発明の実施例の要部プロツク線図
、第３図は第２図に於ける異常表示回路のプロツク線図
である。 ＣＰＵは中央処理装置、ＮＦは接続器、ＳＰＵｌ〜ＳＰ
Ｕｎは内部装置としての通話路制御装置、ＥＳＥは外部
監視装置、０ＢＲはアウトバツフア回路、ＩＢＲはイン
バツフア回路、ＤＥＣはデコーダ、ＤＥＴは異常表示回
路、Ｇはゲート回路、Ｍ，〜Ｍｎは記憶器である。
Claims (1)
- １ 中央処理装置と接続器を介して自律動作する１台若
しくは複数台の内部装置とが接続される情報処理システ
ムに於いて、前記接続器は、前記内部装置の異常を内部
装置対応に表示する異常表示回路と、前記中央処理装置
からの指令信号を前記内部装置に送出する送信回路と、
前記内部装置からの応答信号を内部装置対応に受信して
前記中央処理装置に転送する受信回路とを備え、前記接
続器の送信回路は前記異常表示回路とは無関係に動作し
、前記受信回路は前記異常表示回路に異常が表示された
内部装置からの応答信号を抑止することを特徴とする内
部装置制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53115272A JPS5932023B2 (ja) | 1978-09-20 | 1978-09-20 | 内部装置制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53115272A JPS5932023B2 (ja) | 1978-09-20 | 1978-09-20 | 内部装置制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5542425A JPS5542425A (en) | 1980-03-25 |
| JPS5932023B2 true JPS5932023B2 (ja) | 1984-08-06 |
Family
ID=14658547
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53115272A Expired JPS5932023B2 (ja) | 1978-09-20 | 1978-09-20 | 内部装置制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5932023B2 (ja) |
-
1978
- 1978-09-20 JP JP53115272A patent/JPS5932023B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5542425A (en) | 1980-03-25 |
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