JPS5933700A - メモリ内容チエツク方式 - Google Patents
メモリ内容チエツク方式Info
- Publication number
- JPS5933700A JPS5933700A JP57142917A JP14291782A JPS5933700A JP S5933700 A JPS5933700 A JP S5933700A JP 57142917 A JP57142917 A JP 57142917A JP 14291782 A JP14291782 A JP 14291782A JP S5933700 A JPS5933700 A JP S5933700A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- data
- stored
- circuit
- check
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
Landscapes
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、マイクロコンピュータに使用されるリード・
オンリー・メモリ（ＲＯＭ ） やランダム・アクセ
ス・メモリ（ＲＡＭ ） 等のメモリの内容全簡易に
正誤１４１定し得るようにしたメモリ内容チェック方式
に関する。
オンリー・メモリ（ＲＯＭ ） やランダム・アクセ
ス・メモリ（ＲＡＭ ） 等のメモリの内容全簡易に
正誤１４１定し得るようにしたメモリ内容チェック方式
に関する。
近時、マイクロコンピュータの使用範囲の広；；・１５
、化に伴ない、そのプログラム用メモリには多種多様な
プログラムが格納されるようになっている。ところが、
プログラム用メモリにプログラム街〒１き込む際、メモ
リ自体の不良や店−き込み回路の故障、雑音の混入等の
種々原因により実際にメモリに書き込１れた内容が男き
込むべき内容と異なることがある。このｆ−め、マイク
ロコンピュータを製品に組の込む場合に（−１１、その
前もしくは絹み込んだ後に、メモリの記憶内容をチェッ
クする必要がある。
、化に伴ない、そのプログラム用メモリには多種多様な
プログラムが格納されるようになっている。ところが、
プログラム用メモリにプログラム街〒１き込む際、メモ
リ自体の不良や店−き込み回路の故障、雑音の混入等の
種々原因により実際にメモリに書き込１れた内容が男き
込むべき内容と異なることがある。このｆ−め、マイク
ロコンピュータを製品に組の込む場合に（−１１、その
前もしくは絹み込んだ後に、メモリの記憶内容をチェッ
クする必要がある。
そこで従来では、メモリに記Ｉ１１するプログラムの各
ワード毎にパリティピットやＥＣＣ（誤り検出・訂正機
能）ビットを付加し、これによりチェックを行なうこと
によりメモリの記憶内容の正誤判定不τ行なっていた。
ワード毎にパリティピットやＥＣＣ（誤り検出・訂正機
能）ビットを付加し、これによりチェックを行なうこと
によりメモリの記憶内容の正誤判定不τ行なっていた。
ところが、このような従来のチェック方式は、各ワード
毎にパリティピット等を１ビット以上ずつ付加するため
に、メモリの記憶′讐−后螢が」１１大してメモリの大
容量化が必要となり、これによりメモリが高価となる欠
点がちる。また、一般にメモリの１１１容は改訂される
ことかぐ・く、如何なる内容のプログラムが格納されて
いるが全認識する必要がある。ところが上記従来のチェ
ック方式でｌ：ｔ 、格納されているプログラム自体が
正しければブエック結果は必ずｉＬＦ常となるため、所
望のプログラムが格納きれているか否かの判定は行なえ
なかった。咬た、異なるメモリを誤って組み込んだ場合
にも、この誤りを）ζヱ出できなかった。
毎にパリティピット等を１ビット以上ずつ付加するため
に、メモリの記憶′讐−后螢が」１１大してメモリの大
容量化が必要となり、これによりメモリが高価となる欠
点がちる。また、一般にメモリの１１１容は改訂される
ことかぐ・く、如何なる内容のプログラムが格納されて
いるが全認識する必要がある。ところが上記従来のチェ
ック方式でｌ：ｔ 、格納されているプログラム自体が
正しければブエック結果は必ずｉＬＦ常となるため、所
望のプログラムが格納きれているか否かの判定は行なえ
なかった。咬た、異なるメモリを誤って組み込んだ場合
にも、この誤りを）ζヱ出できなかった。
本発明は、少なくともメモリ容量の増大を招くことなく
、簡単にｈ１２憶１ノ］容のチェック全行ない得るよう
にしブーメモリ内容ナエック方式全提供することを目的
とづ°る。
、簡単にｈ１２憶１ノ］容のチェック全行ない得るよう
にしブーメモリ内容ナエック方式全提供することを目的
とづ°る。
本発明Ｑ、１、上記目的を達成する７’ｖ、 ｙ＞に、
メモリの７優数のワード領域のうちｉｌ−斉のワード領
域かもしく ｉ＋、このワード領域分の記憶イト４〜４
を有する外部メモリに、」二記メモリの名ワード領域に
層１世されるデータが正常で・Ｐンる鳴合の所５Ｎの演
算結果に相当する基準データを予め記憶しておき、上記
メモリから各ワード令ＬＩ域の記憶データをそれぞ１１
．読出して上記所定の）′１（算による演算結果を求め
、この演′算結果を上記）’、ｆ ｊ％ｌ、データと比
較してその比較結果からＬ ：ｊＣ，メモリの各記憶デ
ータの正誤全判定するよθにし１ｍものである。
メモリの７優数のワード領域のうちｉｌ−斉のワード領
域かもしく ｉ＋、このワード領域分の記憶イト４〜４
を有する外部メモリに、」二記メモリの名ワード領域に
層１世されるデータが正常で・Ｐンる鳴合の所５Ｎの演
算結果に相当する基準データを予め記憶しておき、上記
メモリから各ワード令ＬＩ域の記憶データをそれぞ１１
．読出して上記所定の）′１（算による演算結果を求め
、この演′算結果を上記）’、ｆ ｊ％ｌ、データと比
較してその比較結果からＬ ：ｊＣ，メモリの各記憶デ
ータの正誤全判定するよθにし１ｍものである。
第１図は、本発明の一実施例におけるメモリ内容チェッ
ク方式を適用したヂエック装置の概略構成図で、この装
４ｊｉｔ（はチェックプログラム介内蔵したマイクロプ
ロセッサ（ＣＰＵ） １．１１ｍ、例えばＦＲＯＭ
からなる被チエツクメモリ２と、この被チエツクメモリ
２がらデータバス３へのデータの出カイ・す作を制商１
するダート回路４と、上ｊ＋Ｆ２ ＣＰＵ Ｊからアド
レスバス５へ送出されるアドレス情報をＷ（読して上記
ケ゛−ト回路４を開閉制御するデコーダ回路６と、チェ
ック回路７とがら構成でゾ１．ている。
ク方式を適用したヂエック装置の概略構成図で、この装
４ｊｉｔ（はチェックプログラム介内蔵したマイクロプ
ロセッサ（ＣＰＵ） １．１１ｍ、例えばＦＲＯＭ
からなる被チエツクメモリ２と、この被チエツクメモリ
２がらデータバス３へのデータの出カイ・す作を制商１
するダート回路４と、上ｊ＋Ｆ２ ＣＰＵ Ｊからアド
レスバス５へ送出されるアドレス情報をＷ（読して上記
ケ゛−ト回路４を開閉制御するデコーダ回路６と、チェ
ック回路７とがら構成でゾ１．ている。
チェック回路７は、基ヱ（ヘデータ全記憶するレジスタ
７１と、このレジスタ７１に基準データを設定するたど
）σ）スイッチ回路７２と、上記レゾスタフ１からデー
タバス３への基準データの出力を制御するダート回路７
３と、前記ＣＰＵ ７からアドレスバス５に送出される
アドレス情報全解読して、上記ダート回路７３および前
記被チエツクメモリ２の出方制御用ダート回路４を相反
的に開閉ｆｌｉ制御するデコーダ回路７４とから構成さ
れている。なお、図中７５は前記各デコーダ回路６，７
４の制御出方をそれぞれ論理積処理するアンド回路であ
る。
７１と、このレジスタ７１に基準データを設定するたど
）σ）スイッチ回路７２と、上記レゾスタフ１からデー
タバス３への基準データの出力を制御するダート回路７
３と、前記ＣＰＵ ７からアドレスバス５に送出される
アドレス情報全解読して、上記ダート回路７３および前
記被チエツクメモリ２の出方制御用ダート回路４を相反
的に開閉ｆｌｉ制御するデコーダ回路７４とから構成さ
れている。なお、図中７５は前記各デコーダ回路６，７
４の制御出方をそれぞれ論理積処理するアンド回路であ
る。
ここで、上記レジスタ７１に記憶する基Ｉｆｆ、’＋デ
ータは、被チエツクメモリ２の各ワード負１域２１、〜
，２（Ｎ−１，’）に記憶されるデータが正常である場
合のその加算値に定められ、スイッチ回路７２により手
！！”！＋にてし・ゾスタ７ノに設定される。
ータは、被チエツクメモリ２の各ワード負１域２１、〜
，２（Ｎ−１，’）に記憶されるデータが正常である場
合のその加算値に定められ、スイッチ回路７２により手
！！”！＋にてし・ゾスタ７ノに設定される。
一方ＣＰＵ １は、例えば第２］う１のフローチャート
に示す如きチェックプログラムを有しており、このプロ
グラムに従って次のチェック動作を行なうものである。
に示す如きチェックプログラムを有しており、このプロ
グラムに従って次のチェック動作を行なうものである。
すなわち、そのチェック動作とは、
（１） 被チエツクメモリ２の各ワード令頁域２１゜
〜、２（Ｎ−１）に１己１．へされているデータをそれ
ぞれ読出して加算演算を行フチう動作、・（１１）
被チエツクメモリ２のワード傾梗、 ２Ｎに対応するア
ドレス情報を送出してデコーダ回路７４にゲート（ｌ路
７３合開成させ゛、これによりレジスタ７１かも基準デ
ータを読２．−込んで前Ｒ１１加碧。
〜、２（Ｎ−１）に１己１．へされているデータをそれ
ぞれ読出して加算演算を行フチう動作、・（１１）
被チエツクメモリ２のワード傾梗、 ２Ｎに対応するア
ドレス情報を送出してデコーダ回路７４にゲート（ｌ路
７３合開成させ゛、これによりレジスタ７１かも基準デ
ータを読２．−込んで前Ｒ１１加碧。
結果をこの基準データと比較演勢す石動作。
（ｉｉｉ） この比較演算の結果、力［１算結果と基
準デ−タとが一致したときは前記被チエツクメモ１ノ２
の記憶データが正常であると崖１１定するとともに、一
致しない場合は記憶データに誤ｔ’ｌ ７５ｉイｆ在す
るものと判定する動作・ （ｉｖ） （ｉｉｉ）で得た各判定結果をそれぞれ図
示しない表示部に表示せしめる動イ乳 である。
準デ−タとが一致したときは前記被チエツクメモ１ノ２
の記憶データが正常であると崖１１定するとともに、一
致しない場合は記憶データに誤ｔ’ｌ ７５ｉイｆ在す
るものと判定する動作・ （ｉｖ） （ｉｉｉ）で得た各判定結果をそれぞれ図
示しない表示部に表示せしめる動イ乳 である。
次に、以上のような構成に基づいて、本実施例のメモリ
内容チェック方式を説明する。先ず被チエツクメモリ２
をソケットに差し込む等して所定の状態にセットし、か
つこの被チエツクメモリ２の記憶データに対応して予め
定めておいた基準データを、スィッチ回路７２ｆ操作し
てレジスタ７１に設定する。
内容チェック方式を説明する。先ず被チエツクメモリ２
をソケットに差し込む等して所定の状態にセットし、か
つこの被チエツクメモリ２の記憶データに対応して予め
定めておいた基準データを、スィッチ回路７２ｆ操作し
てレジスタ７１に設定する。
そして、この状態でＣＰＵ １ ’ｌｆスタートさせる
。
。
そうすると、ＣＰＵ１から先ず被チエツクメモ１ノ２の
各ワード領域２１．〜，２（Ｎ−１）に対応するアドレ
ス情報が順次送出され、ｌｆｉ己各ワード領域２１．〜
，２（Ｎ−１）５；アク−ヒスされる。このとき、デコ
ーダ回路７４にしワード（ｉＱ域２Ｎのアドレス情報が
到来したときのみ°’Ｈ“レベルの信号を発生する。１
−うにムｒｆ成されているので、ｒ−ト回路４は開成〕
しく態不・、一方ケゝ−ト回路７３は閉成状態をそＩ］
、ぞれ維持する。したがって、ＣＰＵ１には被チエツク
メモリ２の記憶データがそれぞオ）入力され、こり！、
らのｈｌ】１彦データはＣＰＵ ｆで順次側３つされて
−・特記１意さ１する。
各ワード領域２１．〜，２（Ｎ−１）に対応するアドレ
ス情報が順次送出され、ｌｆｉ己各ワード領域２１．〜
，２（Ｎ−１）５；アク−ヒスされる。このとき、デコ
ーダ回路７４にしワード（ｉＱ域２Ｎのアドレス情報が
到来したときのみ°’Ｈ“レベルの信号を発生する。１
−うにムｒｆ成されているので、ｒ−ト回路４は開成〕
しく態不・、一方ケゝ−ト回路７３は閉成状態をそＩ］
、ぞれ維持する。したがって、ＣＰＵ１には被チエツク
メモリ２の記憶データがそれぞオ）入力され、こり！、
らのｈｌ】１彦データはＣＰＵ ｆで順次側３つされて
−・特記１意さ１する。
この加算１１１Ｊ作が終了すると、ＣＰＵ １からは被
チエツクメモリ２のワード領ｊ１ρ、 ２Ｎに対応する
アドレス４青報が出力さ゛れる。そうすると、デコーダ
回路７４からｎ Ｈ＋＋ｔレベルの信号が発生されてダ
ート回路４に代わってケ゛−１・回路７３が開成し、こ
の結果レノスタフ１に設定しである基準データがＣＰＵ
Ｚに取り込まれる。これによりＣＰＵ １では 先に
算出し一特記ｉＥしておいた加算結果が上記基Ｉν（デ
ータと比較され、両者が一致する場合には被チエツクメ
モリ２の記憶データは正常と判定され、一方不一致のＪ
、”ｔｈ合ｔよ異常と判定されて、表示部で表示きれる
。かくして、メモリ２の記憶データの正誤判定がなさ第
１．る。
チエツクメモリ２のワード領ｊ１ρ、 ２Ｎに対応する
アドレス４青報が出力さ゛れる。そうすると、デコーダ
回路７４からｎ Ｈ＋＋ｔレベルの信号が発生されてダ
ート回路４に代わってケ゛−１・回路７３が開成し、こ
の結果レノスタフ１に設定しである基準データがＣＰＵ
Ｚに取り込まれる。これによりＣＰＵ １では 先に
算出し一特記ｉＥしておいた加算結果が上記基Ｉν（デ
ータと比較され、両者が一致する場合には被チエツクメ
モリ２の記憶データは正常と判定され、一方不一致のＪ
、”ｔｈ合ｔよ異常と判定されて、表示部で表示きれる
。かくして、メモリ２の記憶データの正誤判定がなさ第
１．る。
このように、本実施例のチーツク方式であれば、被チエ
ツクメモリ２のワード領域２Ｎｋチエツク用とし、て蟻
牲にするだけで、言い換えればこのワード領域２Ｎ分だ
け記憶容！Ａを予め増やしてＪ’ｉ−＜ ；／η二けで
チェックを行なえるので、メモリ２の容Ｉｉ８不犬幅に
増・マ・すことなくチェックを行なうことができる。し
たがって、各メモリの低価格化をはかることができる。
ツクメモリ２のワード領域２Ｎｋチエツク用とし、て蟻
牲にするだけで、言い換えればこのワード領域２Ｎ分だ
け記憶容！Ａを予め増やしてＪ’ｉ−＜ ；／η二けで
チェックを行なえるので、メモリ２の容Ｉｉ８不犬幅に
増・マ・すことなくチェックを行なうことができる。し
たがって、各メモリの低価格化をはかることができる。
また、本実施例であれば、被チエツクメモリ２の記憶デ
ータに応じて基準データをその都匿手動設定できるので
、記・１１γデ一タ自体の正誤」′］１足げかりでなく
、メモリに格納をれているデータのＡ″重類誤りやメモ
リの差し違い等を確実に検出することができる。
ータに応じて基準データをその都匿手動設定できるので
、記・１１γデ一タ自体の正誤」′］１足げかりでなく
、メモリに格納をれているデータのＡ″重類誤りやメモ
リの差し違い等を確実に検出することができる。
なお、不発明ａ、上記実施例に限冗寧れるもので（弓：
ない。例えば、」１記実施例では、基１”μデータを外
部メモリ（レジスタ７１）に記憶′させた場合について
示し、たが、メモＩＪ ２ Ｋデータ（プログラム）を
宵き込む際に、チェック用ワード領吠２Ｎに基準データ
を吉き込力・、このワード領域２Ｎから基準データを読
出してチェックを行なうようにしてもよい。このように
すれば、少なくとも記憶データ自体の正誤判定だけｄ、
何７． ｃ、、）１に行なうことができ、またメモリ容
針の増大も防止できる。さらに前記実施例でに１１、チ
ェック専用のＣＰｏ １ ｋ用いてチェック４行なうブ
Ｒ合について示したが、実際に製品に絹公込むＣＰＵ
１にチェック用のプログラムを伺ＪＪｉ Ｌ、、このＣ
ＰＵにメモリを接わ′１１シた状態でチェックを行なオ
るようにしてもよい。このようにすオＬ ＩＨＩ’、
、マイクロコンピュータとしての自己’Ｉ’ｌｌ ７．
Ｊ−１／バ可用元となる。また、各記憶データの演）Ｉ
、の方式としては、加算以外に排他的論理和処理による
θ；ｒ Ｆや減＋Ｄ等の他の演算方式を適用してもよい
。その他、被グーニックメモリのワード領域の数、つ随
りｌ−己１、音容量や演算するデータの数および基準デ
ータの数、回路構成、メモリの種類等についても、不発
明の・周旨を逸脱しない範囲でｆｉｌＴ ／ｒ少二形し
て実施できる。
ない。例えば、」１記実施例では、基１”μデータを外
部メモリ（レジスタ７１）に記憶′させた場合について
示し、たが、メモＩＪ ２ Ｋデータ（プログラム）を
宵き込む際に、チェック用ワード領吠２Ｎに基準データ
を吉き込力・、このワード領域２Ｎから基準データを読
出してチェックを行なうようにしてもよい。このように
すれば、少なくとも記憶データ自体の正誤判定だけｄ、
何７． ｃ、、）１に行なうことができ、またメモリ容
針の増大も防止できる。さらに前記実施例でに１１、チ
ェック専用のＣＰｏ １ ｋ用いてチェック４行なうブ
Ｒ合について示したが、実際に製品に絹公込むＣＰＵ
１にチェック用のプログラムを伺ＪＪｉ Ｌ、、このＣ
ＰＵにメモリを接わ′１１シた状態でチェックを行なオ
るようにしてもよい。このようにすオＬ ＩＨＩ’、
、マイクロコンピュータとしての自己’Ｉ’ｌｌ ７．
Ｊ−１／バ可用元となる。また、各記憶データの演）Ｉ
、の方式としては、加算以外に排他的論理和処理による
θ；ｒ Ｆや減＋Ｄ等の他の演算方式を適用してもよい
。その他、被グーニックメモリのワード領域の数、つ随
りｌ−己１、音容量や演算するデータの数および基準デ
ータの数、回路構成、メモリの種類等についても、不発
明の・周旨を逸脱しない範囲でｆｉｌＴ ／ｒ少二形し
て実施できる。
以上１イ述したように本発明は、メモリの複数のワード
領域のうち任意のワード領域かもしくはこのワード領域
分の記憶容Ｕ″をイイする外部メモリに、上記ワード領
域に記憶ネれるデータにノルづいて予め５１“められた
ＪｉＸ鵡デークΔ」１〕・ｌｅｔ Ｌ、て卦キ、−ヒｈ
己メモリから各ワード領域の記憶データをそｆｌぞれｍ
ｌ：ＬＩＩして所定の演り′（゛を行ない、その演算結
果を上記基準データと比較し７でその比較結果から上記
メモリの各記憶データの正誤全判定するようにしたもの
である。
領域のうち任意のワード領域かもしくはこのワード領域
分の記憶容Ｕ″をイイする外部メモリに、上記ワード領
域に記憶ネれるデータにノルづいて予め５１“められた
ＪｉＸ鵡デークΔ」１〕・ｌｅｔ Ｌ、て卦キ、−ヒｈ
己メモリから各ワード領域の記憶データをそｆｌぞれｍ
ｌ：ＬＩＩして所定の演り′（゛を行ない、その演算結
果を上記基準データと比較し７でその比較結果から上記
メモリの各記憶データの正誤全判定するようにしたもの
である。
したがって本発明によれば、少なくともメモリ容量の増
大を招くことなく、簡単に記憶内容のチェックを行ない
得るメモリ内容チェック方式全１是伊することができる
。
大を招くことなく、簡単に記憶内容のチェックを行ない
得るメモリ内容チェック方式全１是伊することができる
。
即、１図は本発明の一実施例におけるメモリ内容チェッ
ク方式を・適用したチェック装置の概略構成図、第２図
は同装置のＣＰＵの動作プログラムを示すフローチャー
トでｉｒる。 １・・・ＣＰＵ、 ２・・・被チエツクメモリ、３・・
・データバス、４・・・ダート回路、５・・・アドレス
バス、６・・・デコーダ回路、７・・・チェ、り回路、
７１・・・レジスフ、７２・・・スイッチ回路、７３・
・・ケ１−ト回路、７４・・・デコーダ回路。
ク方式を・適用したチェック装置の概略構成図、第２図
は同装置のＣＰＵの動作プログラムを示すフローチャー
トでｉｒる。 １・・・ＣＰＵ、 ２・・・被チエツクメモリ、３・・
・データバス、４・・・ダート回路、５・・・アドレス
バス、６・・・デコーダ回路、７・・・チェ、り回路、
７１・・・レジスフ、７２・・・スイッチ回路、７３・
・・ケ１−ト回路、７４・・・デコーダ回路。
Claims (2)
- （１） 複数ワード分の記憶領域を有するメモリの任
意のワード領域かもしくはこのワード領域に相当する記
憶構成を有する外部メモリに、前記メモリの各ワード領
域に記憶されるデータが正常である場合の所定の演算結
果に相当する基準データを記憶し、前記メモリの各ワー
ド領域から記憶データをそれぞれ読出して前記所定の演
算による演算値を求め、この演算値を別途読出した前記
基準データと比較してその比−：；′ン結果から前記メ
モリの記憶データの正誤を判定するように構成したこと
を特徴とするメモリ内り゛Ｙチェック方式０ - （２）外部メモリは、メモリの記憶データに応じて基準
データを手動設定可能に構成したものであるｌｌ’ｌ許
、１７１求の範囲第（１）項記載のメモリ内容チェック
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57142917A JPS5933700A (ja) | 1982-08-18 | 1982-08-18 | メモリ内容チエツク方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57142917A JPS5933700A (ja) | 1982-08-18 | 1982-08-18 | メモリ内容チエツク方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5933700A true JPS5933700A (ja) | 1984-02-23 |
Family
ID=15326623
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57142917A Pending JPS5933700A (ja) | 1982-08-18 | 1982-08-18 | メモリ内容チエツク方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5933700A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7600161B2 (en) * | 2004-08-13 | 2009-10-06 | Gm Global Technology Operations, Inc. | Method of verifying integrity of control module arithmetic logic unit (ALU) |
-
1982
- 1982-08-18 JP JP57142917A patent/JPS5933700A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7600161B2 (en) * | 2004-08-13 | 2009-10-06 | Gm Global Technology Operations, Inc. | Method of verifying integrity of control module arithmetic logic unit (ALU) |
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