JPH036760A - Ｒａｍの障害処理方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ＲＡＭに障害が発生した際、リアルタイムに
正しいデータ全供給するＲＡＭの障害処理方式である。

〔従来の技術〕

従来、上述のようにＲＡＭに障害が発生して該データが
読み出された際の処理として２例えハウエラーコレクテ
ィング・コード（ＦＣＣりを用いて誤まりビットに訂正
する方式が知られている。ところで、ＥＯＯ金用いて誤
まりビット全訂正する場合には、ＲＡＭにデータを記憶
する際、ｇＣＣＣＣ符号酸生成ための生成回路。

ＲＡＭからデータを読み出す際、データのどのビットに
誤まりがあるか全Ｅｃｃ符号に基づいて検出する検出回
路、及び誤まりビットに反転させる反転回路全必要とし
ている。

以下憩日 〔発明が解決しようとする問題点〕 ところで、従来のＲＡＭ障害等における処理では、ＥＣ
Ｃ符号生成回路誤まり検出、訂正のための回路（検出回
路及び反転回路）が非常に複雑で、膨大数のゲートを必
要とする。

上記のように、誤まり検出訂正回路が複雑であるから、
データ読み出しの際における遅延が大きくなり、１マシ
ンサイクル内で誤まりを訂正することができず、２〜３
マシンサイクルで誤まシビ、トの訂正が行われることに
なり、誤まり訂正の間他の処理を停止させる制御を行わ
なければならな（・。

このように、ＲＡＭに固定的な障害が発生した場合にも
常に上述し７’Ｃ誤まｐ検出・訂正及び停止制御が行わ
れ、計算システムの実質的な性能低下となってしまう。

さらに、ｚＣａｌ用いた誤まジ訂正の場合。

同一アドレス内のデータにおいて、多数のピットが誤ま
っていたり、ＲＡＭ全体に障害が発生すると誤まり検出
及び訂正ができないという問題点がある。

本発明の目的は簡単な回路構成で計算システムの性能低
下につながることのない障害処理方式全提供することに
ある。

本発明の他の目的はＲＡＭ全体に障害が発生しても実質
的に誤まり検出及び訂正ができる障害処理方式全提供す
ることにある。

Ｃ問題点全解決するための手段〕 本発明によれば、少なくとも２つのＲＡＭ’ｉ備え、該
ＲＡＭの同一アドレスに同一データを書き込む書き込み
手段を行う前記各ＲＡＭからの読み出しデータをそれぞ
れ独立してパリティチエ、りを行うパリティチエツク手
段と、前記パリティチエツクの結果に基づいて前記ＲＡ
Ｍのうち一つを選択するＲＡＭ決定手段と金有すること
を特徴とするＲＡＭの障害処理方式が得られる。

さらに９本発明によれば、少なくとも３つのＲＡＭ１備
え、該ＲＡＭ２、少なくとも３つのＲＡＭを書き込む書
き込み手段と、前記各ＲＡＭからの読み出しデータをピ
ット毎に比較して多数矢金とる多数決手データ金ビット
毎に比較して多数決の結果に基づいてピットの値を選択
するようにしたことを特徴とするＲＡＭの障害処理方式
が得られる。

〔実施例〕

次に本発明について実施例によって説明する。

第１図全参照して１本発明が適用されるシステムでは少
なくとも２つのＲＡＭ１備えている（第１図ではＲＡＭ
　１−１及び２〜１全備えている）。ＲＡＭ　１−１及
び２−１に対し書き込みを行う際には、アドレスレジス
タ３に書き込みアドレスがセットされ、ライトレジスタ
４にライトデータがセットされる。そして、ライトイネ
ーブル（ｗａ）ｓｉ上セツトることによってＲＡＭ１−
１及びＲＡＭ　２−１の同一アドレスに同一データが書
き込まれる。

ＲＡＭ　１−１及び２−１からデータを読み出す際には
、読み出すべきデータのアドレスをアドレスレジスタ６
にセットすることによってＲＡＭ１−１及びＲＡＭ　２
−１に書き込まれている該当アドレスのデータが出方さ
れる。

ＲＡＭ　１−１及び２−１からの読み出しデータはそれ
ぞれパリティチエツク回路１−２及び２−２に与えられ
、ここでパリティチエツクを受ける。パリティチエツク
回路１−２及び２−２１１：ｔＲＡＭ決定回路６に対し
て、エラー無しを報告する。この場合、ＲＡ、Ｍ決定回
路６はＲＡＭ１−１及び２−１のうち予め定められたＲ
ＡＭの出力を選択してリードレジスタ７にセットする。

ここで９例えば、ＲＡＭ１−１の読み出しデータにパリ
ティエラーがあると、パリティチエツク回路１−２はＲ
ＡＭ決定決定回路対してパリティエラーありを報告する
。一方、パリティチエツク回路２−２はＲＡＭ２−１の
読み出しデータが正常であると報告する。その結果、Ｒ
ＡＭ決定回路６は、ＲＡＭ２−１の出方が有効であると
判断して、ＲＡＭ　２−１からの読み出しデータを選択
しリードレジスタ７にセラトスる。

なお、上述の実施例では、ｐＡＭｆｆｉ２重化した場合
について説明したが、ＲＡＭ全ｎ　（ｎ≧２）重化する
ことにより、ｎ−１個のＲＡ　Ｍの障害に対応すること
ができる。

次に本発明の第２の実施例について説明する。

第２図を参照して９本発明が適用されるシステムでは少
なくとも５つのＲＡＭ’ｉ備えている。

ＲＡＭ　１−１．２−１及び８−１に対して書き込みを
行う場合、アドレスレジスタ５に書き込みアドレスをセ
ットするとともにライトレジスタ４にライトデータ全セ
ットする。そして、ライトイネーブル（図示せず）をセ
ットしてＲＡＭ　１−１　、ＲＡＭ　２−１及びＲＡＭ
　８−１に対して同一アドレスに同一データを書き込む
。

ＲＡＭ　１−１．２−１及び８−１からデータ音読み出
す際には、読み出すべきデータのアドレスをアドレスレ
ジスタ６にセットすることによって、ＲＡＭ　１−１．
２−１及び８−１に書き込まれている該当アドレスのデ
ータが出力される。

これら読み出されたデータは、それぞれ多数決回路６に
入力されど、ト毎に多数決演算が行われる。ＲＡＭ　１
−１．２−１及び８−１が正常に動作している場合、読
み出されたデータの任意のビット金兄ると、それぞれの
出力は（０゜０．０ン又は（ｒ、１．１）とな９．多数
決回路６の出力は（０，０，ＣＩ）のときは”０”（１
，１，１）のときは”１″となる。

ＲＡＭ　１−１の読み出しデータが誤まっていると、Ｒ
ＡＭ　１−１．２−１及び８−１の出力は任意のビット
でみると（１，０１０）又は（Ｑ、？、１）となる。こ
の際、多数決回路６は（１，Ｑ、Ｏ）のときは”０”、
（０，１，１）のときは”１”を出力する。つまり、任
意のビットの多数決をとって値の多い方全正しい値と初
析して、リードレジスタ７にセラトスる。

なお、第２の実施例では、ＲＡＭを５重化した場合につ
いて説明したがＲＡＭｆｎ　（ｎ≧３）重化することで
、任意の１ビツト当たりｉｎｔｅｇｅｔ（（ｎ　−１）
　／　２　）個までの誤まりを訂正することができる。

〔発明の効果〕

以上説明したように９本発明ではＲＡＭ１多重化しそれ
ぞれの読み出しデータのパリティチエツクの結果から正
しいデータ金レジスタにセットするようにしたから、簡
単な回路でリアルタイムにＲＡＭの障害に対応できると
いう効果がある。

また、読み出しデータをビット毎に多数決演算全行うよ
うにすれば、ＲＡＭにおいて同一のアドレスのデータ内
に多数の誤まりが発生した場合でも、リアルタイムにＲ
ＡＭの障害に対応できるという効果がある。従って、計
算システムの性能低下がない。

さらに、今後、ＬＳＩの集積度、特にＲＡＭの集積度の
向上によりシステムの信頼度１稼動率の向上がはかれる
。

は本発明の他の実施例の構成図である。

１−１．２−１．８−１・・・ＲＡＭ、１−２．２−１
・・・パリティチエツク回路、５・・・アドレスレジス
タ、４・・・ライトデータレジスタ、６・・・ＲＡＭ決
定回路、７・・・リードレジスタ、９・・多数決回路。

【図面の簡単な説明】

第１図は本発明の一実施例の礪成図、第２図漉 １ 図 柩２図

Claims (1)

1. 【特許請求の範囲】 １、少なくとも２つのＲＡＭを備え、該ＲＡＭの同一ア
   ドレスに同一データを書き込む書き込み手段と、前記各
   ＲＡＭからの読み出しデータをそれぞれ独立してパリテ
   イチェックを行うパリテイチェック手段と、前記パリテ
   イチェックの結果に基づいて前記ＲＡＭのうち一つを選
   択するＲＡＭ決定手段とを有することを特徴とするＲＡ
   Ｍの障害処理方式。 ２、少なくとも３つのＲＡＭを備え、該ＲＡＭの同一ア
   ドレスに同一のデータを書き込む書き込み手段と、前記
   各ＲＡＭからの読み出しデータをビット毎に比較して多
   数決をとる多数決手段回路とを有し、該多数決の結果に
   基づいてビットの値を選択するようにしたことを特徴と
   するＲＡＭの障害処理方式。