JPS5933829A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS5933829A JPS5933829A JP57143210A JP14321082A JPS5933829A JP S5933829 A JPS5933829 A JP S5933829A JP 57143210 A JP57143210 A JP 57143210A JP 14321082 A JP14321082 A JP 14321082A JP S5933829 A JPS5933829 A JP S5933829A
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- JP
- Japan
- Prior art keywords
- gate
- film
- layer
- oxide film
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P50/00—Etching of wafers, substrates or parts of devices
Landscapes
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に係り、特にオーバハン
グ構造の発生を防止する、あるいは消滅させるに好適な
半導体装置の製造方法に関する。
グ構造の発生を防止する、あるいは消滅させるに好適な
半導体装置の製造方法に関する。
従来の単ＦＶＩＳｉゲートプロセスにおいては、第１図
（ａ）のようにＳＬ基板２１上のゲート酸化膜２２上に
形成されたゲート２３端部にオーパーツ・ング構造が生
じていた。Ａｌ配線の断線防止の意味でこのオーバーハ
ング構造を消滅させるために、第１図（Ｌ））に示すよ
うに一般的にはグラスフロー２６等が用られてきた。
（ａ）のようにＳＬ基板２１上のゲート酸化膜２２上に
形成されたゲート２３端部にオーパーツ・ング構造が生
じていた。Ａｌ配線の断線防止の意味でこのオーバーハ
ング構造を消滅させるために、第１図（Ｌ））に示すよ
うに一般的にはグラスフロー２６等が用られてきた。
しかしながら、これらの方法は、従来、トランジスタ等
を形成した後の工程でしか用いることができなかった。
を形成した後の工程でしか用いることができなかった。
例えば、２層シリコンゲートプロセスにおいて、第１層
のシリコンゲート形成後第２層目でもトランジスタを形
成しようとすると、第２層目のゲートを形成前にグラス
フロー等は使えなかった。なお、２４はゲートライト酸
化膜、２５はソース・ドレイン領域である。
のシリコンゲート形成後第２層目でもトランジスタを形
成しようとすると、第２層目のゲートを形成前にグラス
フロー等は使えなかった。なお、２４はゲートライト酸
化膜、２５はソース・ドレイン領域である。
従って、第２図（ａ）に示すように、２層シリコンゲー
トフロセスで、ｍＩＪｆ４のシリコンゲート３３形成後
、第２ゲート酸化膜３４を形成、第２層多結晶シリコン
膜３６を堆積し、加工する場合、パターン変換差の小さ
いすなわちサイドエツチングの少ないマイクロ波プラズ
マエツチング等で加工すると、第２図（ｂ）のように第
１ゲート３３端部にエツチング残り３６′が生医第２ゲ
ート間短絡等の原因となる。一方、エツチング残りが生
じないように、等方性のプラズマエツチングで加工する
と、第２図（Ｃ）のように、第２ゲート３６が細ってし
まうという欠点があった。
トフロセスで、ｍＩＪｆ４のシリコンゲート３３形成後
、第２ゲート酸化膜３４を形成、第２層多結晶シリコン
膜３６を堆積し、加工する場合、パターン変換差の小さ
いすなわちサイドエツチングの少ないマイクロ波プラズ
マエツチング等で加工すると、第２図（ｂ）のように第
１ゲート３３端部にエツチング残り３６′が生医第２ゲ
ート間短絡等の原因となる。一方、エツチング残りが生
じないように、等方性のプラズマエツチングで加工する
と、第２図（Ｃ）のように、第２ゲート３６が細ってし
まうという欠点があった。
本発明の目的は、オーバーハング構造による欠陥のない
半導体装置の製造方法を提供することにある。
半導体装置の製造方法を提供することにある。
このような目的を達成するための本発明の構成は、多層
ゲートの最上層を除く多結晶シリコンあるいは高融点金
属電極に、加工あるいは加工後の絶縁膜形成等により生
じたあるいは生じる可能性があるオーバーハング構造を
、その上に被覆性のよい低圧あるいは高温ＣＶＤ（Ｃｈ
ｅｍｉｃａｌ ＶａｐｏｕｒＪ）ｅｐｏｓ ｉ ｔ １
ｏｎ）法セグラ、＜フロー、８０Ｇ（一般にスピン・オ
ン・グラス）等によう絶縁膜あるいは絶縁化しうる半導
体あるいは導電膜を被着した後、サイドエツチングの少
ない反応性イオンエツチング（一般にＩｔ Ｉ Ｅ ）
等の方法で上記被着した膜を除去することで消滅させる
あるいは発生を防止することにある。
ゲートの最上層を除く多結晶シリコンあるいは高融点金
属電極に、加工あるいは加工後の絶縁膜形成等により生
じたあるいは生じる可能性があるオーバーハング構造を
、その上に被覆性のよい低圧あるいは高温ＣＶＤ（Ｃｈ
ｅｍｉｃａｌ ＶａｐｏｕｒＪ）ｅｐｏｓ ｉ ｔ １
ｏｎ）法セグラ、＜フロー、８０Ｇ（一般にスピン・オ
ン・グラス）等によう絶縁膜あるいは絶縁化しうる半導
体あるいは導電膜を被着した後、サイドエツチングの少
ない反応性イオンエツチング（一般にＩｔ Ｉ Ｅ ）
等の方法で上記被着した膜を除去することで消滅させる
あるいは発生を防止することにある。
以下、本発明の実施例を詳細に述べる。なお、本発明は
、後述する実施例のみに限定されるものではない。
、後述する実施例のみに限定されるものではない。
実施例 １
第３図（ａ）〜（ｄ）は本発明の一実施例としての半導
体装置の製造方法を示した概略工程図である。
体装置の製造方法を示した概略工程図である。
第３図（ａ）に示すように、抵抗率１０〜１５Ω・ｍ。
Ｐ型（ｉｏｏ）のシリコン基板１に分離用酸化膜２を形
成した後、第１ゲート酸化膜３を約５０ｎｍのの厚さに
形成した。この後、第３図（ｂ）に示すように、約３５
０１ｍの燐ドーグされた第１層多結晶シリコン膜を加工
、酸化して第１層ＭＯＳトランジスタのゲート４ｆｃ形
成した。この状態で低圧ＣＶＤ（Ｃｈｅ ｍ１ｃａｌ
ｖａｐｏｕｒ ］）ｅｐｏｓ ｉｔ １ｏｎｌ法あるい
は高温ＣＶＤ法で約３００ｎｍのＳＩＯ□膜を堆積した
。
成した後、第１ゲート酸化膜３を約５０ｎｍのの厚さに
形成した。この後、第３図（ｂ）に示すように、約３５
０１ｍの燐ドーグされた第１層多結晶シリコン膜を加工
、酸化して第１層ＭＯＳトランジスタのゲート４ｆｃ形
成した。この状態で低圧ＣＶＤ（Ｃｈｅ ｍ１ｃａｌ
ｖａｐｏｕｒ ］）ｅｐｏｓ ｉｔ １ｏｎｌ法あるい
は高温ＣＶＤ法で約３００ｎｍのＳＩＯ□膜を堆積した
。
これら、ＣＶＤに限らずガラスフローおよびＳＯＧによ
っても全く同様に適用できた。この後、第３図（Ｃ）に
示すように、■（２を１０％程度含むＣＦ４雰囲気中で
８１０２膜をＲＩＥで加工すると、ゲート端部にのみ上
記８１０２６が残る。次いで、第３図（ｄ）に示すよう
に、この状態で第２ゲート酸化膜７約３５ｎｍの厚さに
形成、約３５０ｎｍの燐ドープされた第２層多結晶シリ
コン膜をマイクロ波プラズマエツチングで加工して第２
層ＭＯＳトランジスタのゲート８を形成した。この後、
シリコン基板１表面に砒素イオンＡ 、ｊを約１０′６
１Ｃｎ１２打ち込んでソース−ドレイン領域９を形成し
た後、燐硅酸ガラス膜１０を約６００ｎｍの厚さに形成
、Ａｌ配線１１との電気的コンタクトをとるため、ソー
ス−ドレイン領域９上に孔あけを行ない、グラスフロー
を実施した後Ａｌ配線１１を設けた。
っても全く同様に適用できた。この後、第３図（Ｃ）に
示すように、■（２を１０％程度含むＣＦ４雰囲気中で
８１０２膜をＲＩＥで加工すると、ゲート端部にのみ上
記８１０２６が残る。次いで、第３図（ｄ）に示すよう
に、この状態で第２ゲート酸化膜７約３５ｎｍの厚さに
形成、約３５０ｎｍの燐ドープされた第２層多結晶シリ
コン膜をマイクロ波プラズマエツチングで加工して第２
層ＭＯＳトランジスタのゲート８を形成した。この後、
シリコン基板１表面に砒素イオンＡ 、ｊを約１０′６
１Ｃｎ１２打ち込んでソース−ドレイン領域９を形成し
た後、燐硅酸ガラス膜１０を約６００ｎｍの厚さに形成
、Ａｌ配線１１との電気的コンタクトをとるため、ソー
ス−ドレイン領域９上に孔あけを行ない、グラスフロー
を実施した後Ａｌ配線１１を設けた。
本実施例によれば、通常第２ゲート酸化膜形成時に生じ
る第１層目ゲート端部のオーバーハングが形成されない
ので、第１層ＭＯ８）ランジスタのゲート耐圧が向上す
る、断線・ショートが生じ難くなるために、第２層多結
晶シリコン膜、Ａｌ膜の加工に、パターン変換差の小さ
いマイクロ波プラズマエツチング、ＲＩＥ（一般に反応
性イオンエツチング）等が採用できるので第２ゲートの
過剰エツチングが阻止される等の効果がある。
る第１層目ゲート端部のオーバーハングが形成されない
ので、第１層ＭＯ８）ランジスタのゲート耐圧が向上す
る、断線・ショートが生じ難くなるために、第２層多結
晶シリコン膜、Ａｌ膜の加工に、パターン変換差の小さ
いマイクロ波プラズマエツチング、ＲＩＥ（一般に反応
性イオンエツチング）等が採用できるので第２ゲートの
過剰エツチングが阻止される等の効果がある。
実施例 ２
実施例１で、第１層目のゲート形成後の低圧あるいは高
温ＣＶＤ法による８１０２膜堆積を、ｊＡＯｓが１０モ
ル％程度の燐硅酸ガラスの堆積１０００Ｃ程度のグラス
７０−処理とに置き換えて実施した。
温ＣＶＤ法による８１０２膜堆積を、ｊＡＯｓが１０モ
ル％程度の燐硅酸ガラスの堆積１０００Ｃ程度のグラス
７０−処理とに置き換えて実施した。
実施例１では、第１層目ゲート端部のオーバーハング発
生は防止できる。しかし、そこでの傾角が大きく、その
制御に工夫が要る。第１層目ゲート端あるｂはＡｌ膜の
加工には、傾角がある程度小さい方が望址しいからであ
る。本実施例では、実施例１を改良しよシ傾角が小さく
、またグラスフロー処理の条件により傾角の制御もより
容易になる。
生は防止できる。しかし、そこでの傾角が大きく、その
制御に工夫が要る。第１層目ゲート端あるｂはＡｌ膜の
加工には、傾角がある程度小さい方が望址しいからであ
る。本実施例では、実施例１を改良しよシ傾角が小さく
、またグラスフロー処理の条件により傾角の制御もより
容易になる。
実施例 ３
実施例１で、第１層目のゲート形成後の低圧あるいは高
温ＣＶＤ法による５ｔＣｈ膜堆積を硅酸Ｓ’（ＯＩ（＋
４溶液の塗布に置き換えて実施し７だ。
温ＣＶＤ法による５ｔＣｈ膜堆積を硅酸Ｓ’（ＯＩ（＋
４溶液の塗布に置き換えて実施し７だ。
硅酸溶液としては、５ｉｎ２に換算して５．９％の硅酸
を含むエチルアルコール溶液を用いて５０ （ｌ Ｑ
ｒｐｍで回転塗布した。硅酸は次の反応式に従い常温で
８１０２に変化して、膜厚は２０００ｍ程度となった。
を含むエチルアルコール溶液を用いて５０ （ｌ Ｑ
ｒｐｍで回転塗布した。硅酸は次の反応式に従い常温で
８１０２に変化して、膜厚は２０００ｍ程度となった。
５ｊ（ＯＨ）４→Ｓ ！Ｏｚ ＋２ＩＬ！ ０本実施例
によれば、前記実施例２よりも低温で第１層目ゲート端
部のオーバーハング発生を防止することができる。
によれば、前記実施例２よりも低温で第１層目ゲート端
部のオーバーハング発生を防止することができる。
以上述べた通り、本発明によれば、多層ゲートの最上層
を除くゲートのオーバーハング構造の発生を防止できる
ので、最上層を除くゲートの耐圧が向上する、第２層目
以上のゲート、金属配線の断線・ショートが生じ難くな
るために、パターン変換差の小さい加工法を採用できる
等の効果がある。
を除くゲートのオーバーハング構造の発生を防止できる
ので、最上層を除くゲートの耐圧が向上する、第２層目
以上のゲート、金属配線の断線・ショートが生じ難くな
るために、パターン変換差の小さい加工法を採用できる
等の効果がある。
また、以上の実施例では、多結晶シリコン膜による交叉
配線を例示したが、多結晶シリコンのかわりに、高融点
金属、あるいはそれらのシリサイドなども用いても全く
同様の効果が得られた。これら、高融点金属、あるいは
、それらのシリサイドの形成方法は周知の製法により設
ければよいので、詳細な説明は省略する。
配線を例示したが、多結晶シリコンのかわりに、高融点
金属、あるいはそれらのシリサイドなども用いても全く
同様の効果が得られた。これら、高融点金属、あるいは
、それらのシリサイドの形成方法は周知の製法により設
ければよいので、詳細な説明は省略する。
第１図（ａ）、 （ｂ）は、従来の単層シリコンゲート
プロセスを説明するだめの断面図、第２図（ａ）〜（Ｃ
）は、従来の２層シリコンゲートプロセスを説明するた
めの断面図、第３図（ａ）〜（ｂ）は、本発明の一実施
例としての半導体装置の製法を説明するための概略工程
断面図である。 １．２１．３１・・・シリコン基板、２・・・分離用酸
化膜、３，２２．３２・・・第１ゲート酸化膜、４，２
３゜３３・・・第１層目ゲート、５，２４．３５・・・
第１層目ゲートライト酸化膜、６・・・ＣＶＤ Ｓ ｉ
０２膜、７゜３４・・・第２ゲート酸化膜、８．３６
・・・第２層目ゲート、９．２５・・・ソース−ドレイ
ン層、１０．２６・・・燐硅酸ガラス、１１・・・Ａｄ
配線、３６′・・・第２層目ゲートの第１層目ゲート端
部のエツチング残り。 代理人 弁理士 薄田利幸″ 第１図 第 ２ 図 第 ３ 図 手続補正書（方式） 事件の表示 昭和５７年特許願第１４３２１０ 号発明の名称 半導体装置の製造方法 補正をする者 名 ！Ｉｌｌ ！ ５１ ’］ ）株式会神
［］ 立 製 作 所代 表 バ 三
Ｉｎ 勝 茂代 理 人 補正の内容 本願明細書第８頁第８行「第３図（ａｌ〜（ｂ）」を「
第３図（ａｌ〜（ｄ）」に削正する。
プロセスを説明するだめの断面図、第２図（ａ）〜（Ｃ
）は、従来の２層シリコンゲートプロセスを説明するた
めの断面図、第３図（ａ）〜（ｂ）は、本発明の一実施
例としての半導体装置の製法を説明するための概略工程
断面図である。 １．２１．３１・・・シリコン基板、２・・・分離用酸
化膜、３，２２．３２・・・第１ゲート酸化膜、４，２
３゜３３・・・第１層目ゲート、５，２４．３５・・・
第１層目ゲートライト酸化膜、６・・・ＣＶＤ Ｓ ｉ
０２膜、７゜３４・・・第２ゲート酸化膜、８．３６
・・・第２層目ゲート、９．２５・・・ソース−ドレイ
ン層、１０．２６・・・燐硅酸ガラス、１１・・・Ａｄ
配線、３６′・・・第２層目ゲートの第１層目ゲート端
部のエツチング残り。 代理人 弁理士 薄田利幸″ 第１図 第 ２ 図 第 ３ 図 手続補正書（方式） 事件の表示 昭和５７年特許願第１４３２１０ 号発明の名称 半導体装置の製造方法 補正をする者 名 ！Ｉｌｌ ！ ５１ ’］ ）株式会神
［］ 立 製 作 所代 表 バ 三
Ｉｎ 勝 茂代 理 人 補正の内容 本願明細書第８頁第８行「第３図（ａｌ〜（ｂ）」を「
第３図（ａｌ〜（ｄ）」に削正する。
Claims (1)
- 【特許請求の範囲】 １、半導体基板上に第１の絶縁膜を形成する工程、該第
１の絶縁膜上に第１の電極を形成する工程、該第１の電
極を第２の絶縁膜で被覆する工程、しかる後方向性をも
つドライエツチング法などによシ上記第２の絶縁膜を全
面エツチングし、上記第１の電極端部に第２の絶縁膜の
一部を残存せしめる工程、基板表面に第３の絶縁膜を形
成する工程、少なくともこの第３の絶縁膜上に第２の電
極を形成する工程、を少なくとも含む半導体装置の製造
方法。 ２、特許請求の範囲第１項において、上記第１の電極を
形成する工程、の後に、該第１の電極を第４の絶縁膜で
被覆する工程を設けたことを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57143210A JPS5933829A (ja) | 1982-08-20 | 1982-08-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57143210A JPS5933829A (ja) | 1982-08-20 | 1982-08-20 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5933829A true JPS5933829A (ja) | 1984-02-23 |
| JPH0530051B2 JPH0530051B2 (ja) | 1993-05-07 |
Family
ID=15333444
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57143210A Granted JPS5933829A (ja) | 1982-08-20 | 1982-08-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5933829A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5444482A (en) * | 1977-09-14 | 1979-04-07 | Matsushita Electric Ind Co Ltd | Mos type semiconductor device and its manufacture |
| JPS57199221A (en) * | 1981-06-02 | 1982-12-07 | Toshiba Corp | Manufacture of semiconductor device |
-
1982
- 1982-08-20 JP JP57143210A patent/JPS5933829A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5444482A (en) * | 1977-09-14 | 1979-04-07 | Matsushita Electric Ind Co Ltd | Mos type semiconductor device and its manufacture |
| JPS57199221A (en) * | 1981-06-02 | 1982-12-07 | Toshiba Corp | Manufacture of semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0530051B2 (ja) | 1993-05-07 |
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