JPS593521A - 定電圧電源回路の出力短絡保護回路 - Google Patents
定電圧電源回路の出力短絡保護回路Info
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- JPS593521A JPS593521A JP11426782A JP11426782A JPS593521A JP S593521 A JPS593521 A JP S593521A JP 11426782 A JP11426782 A JP 11426782A JP 11426782 A JP11426782 A JP 11426782A JP S593521 A JPS593521 A JP S593521A
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- Japan
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- output
- circuit
- short
- output control
- control transistor
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- Pending
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Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is DC
- G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is DC using semiconductor devices in series with the load as final control devices
- G05F1/565—Regulating voltage or current wherein the variable actually regulated by the final control device is DC using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor
- G05F1/569—Regulating voltage or current wherein the variable actually regulated by the final control device is DC using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor for protection
- G05F1/573—Regulating voltage or current wherein the variable actually regulated by the final control device is DC using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor for protection with overcurrent detector
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は定電圧電源回路の出力短絡保護回路に関する
ものである。
ものである。
電子機器においては、出力端子と接地間に大容量の電解
コンデンサが接続される場合が６９．そのため機器の４
源投入時においては出力端子力ｆ接地間と瞬間的に短絡
状憩となって大きな短絡磁流が流れ、出力制御用のトラ
ンジスタを破壊する恐れがある。また機器の使用時に誤
まって出力端子李 が接地と短絡されることにより同様な破壊する恐れがあ
る。このような出力短絡時の保護回路を定電圧電源回路
番ご用いた場合を例にとって、従来回路について税引す
る。
コンデンサが接続される場合が６９．そのため機器の４
源投入時においては出力端子力ｆ接地間と瞬間的に短絡
状憩となって大きな短絡磁流が流れ、出力制御用のトラ
ンジスタを破壊する恐れがある。また機器の使用時に誤
まって出力端子李 が接地と短絡されることにより同様な破壊する恐れがあ
る。このような出力短絡時の保護回路を定電圧電源回路
番ご用いた場合を例にとって、従来回路について税引す
る。
第１図は従来の定電圧電源回路の出力短絡保護回路の一
例を示すものである。同図において、（１）は非安定化
入力電圧ＶＩＮが印加される入力端子ｕｌにコレクタが
接続された第１のトランジスタ（以下出力制御トランジ
スタと称す）、（２）は出力電圧Ｖｏｕｒを出力端子１
と接地間に接続された第１の抵抗器＋６）と第２の抵抗
器１７Ｊで分割した４圧を検知し増幅する第２のトラン
ジスタ、（３）は基＊ｍ圧発生素子、（４）は出力制御
トランジスタ（１）のエミッタと出力端子端間に挿入さ
れた第３の抵抗器（５）がベース・エミッタ間に接続さ
れかつコレクタが出力制御トランジスタ（１）のベース
に接続された第３のトランジスタ、■＋、ｔｇ は足
踵流源である。またＩＬは定虐時の磁流、Ｉ８ は出力
短絡状態を示す。
例を示すものである。同図において、（１）は非安定化
入力電圧ＶＩＮが印加される入力端子ｕｌにコレクタが
接続された第１のトランジスタ（以下出力制御トランジ
スタと称す）、（２）は出力電圧Ｖｏｕｒを出力端子１
と接地間に接続された第１の抵抗器＋６）と第２の抵抗
器１７Ｊで分割した４圧を検知し増幅する第２のトラン
ジスタ、（３）は基＊ｍ圧発生素子、（４）は出力制御
トランジスタ（１）のエミッタと出力端子端間に挿入さ
れた第３の抵抗器（５）がベース・エミッタ間に接続さ
れかつコレクタが出力制御トランジスタ（１）のベース
に接続された第３のトランジスタ、■＋、ｔｇ は足
踵流源である。またＩＬは定虐時の磁流、Ｉ８ は出力
短絡状態を示す。
同回路において、出力端子（至）が接地との間で短絡さ
れた場合、出力層流ＩＬ と出力電圧ＶＯＵＴとの関
係は第３図に示すようになり、短絡電流Ｉ８は入力端子
ｕＯ−出力制御トランジスタ（１）−第３の抵抗器（５
）−出力端子１−接地の経路で流れる。このとき第３の
抵抗器（５）で生じるＩ ａ ｘＲ８（Ｖ）の磁圧降下
により第３のトランジスタ（４）がＯＮされることによ
り、短絡電流Ｉ８ は ＢＩＬ４１ １８ ”１− ＾ （但しＶｎＥ＋４１Ｈトランジスタ（４）のベース・エ
ミッタ聞−圧）におさえられ、出力制御トランジスタｉ
１１ニ２１Ｄワル題力１ｉ”ａ ｈ ｐｃｔ ＝（ＶＩ
Ｎ−１ｓＲｓ）ＸＩ８Ｎとなり、Ｉ８ が適当な値と
なるように抵抗値Ｒ８を設定することより出力制御トラ
ンジスタ（１）を破壊することなく保護することができ
る。
れた場合、出力層流ＩＬ と出力電圧ＶＯＵＴとの関
係は第３図に示すようになり、短絡電流Ｉ８は入力端子
ｕＯ−出力制御トランジスタ（１）−第３の抵抗器（５
）−出力端子１−接地の経路で流れる。このとき第３の
抵抗器（５）で生じるＩ ａ ｘＲ８（Ｖ）の磁圧降下
により第３のトランジスタ（４）がＯＮされることによ
り、短絡電流Ｉ８ は ＢＩＬ４１ １８ ”１− ＾ （但しＶｎＥ＋４１Ｈトランジスタ（４）のベース・エ
ミッタ聞−圧）におさえられ、出力制御トランジスタｉ
１１ニ２１Ｄワル題力１ｉ”ａ ｈ ｐｃｔ ＝（ＶＩ
Ｎ−１ｓＲｓ）ＸＩ８Ｎとなり、Ｉ８ が適当な値と
なるように抵抗値Ｒ８を設定することより出力制御トラ
ンジスタ（１）を破壊することなく保護することができ
る。
しかしながら、この様な方式では出力ラインに抵抗ｉｓ
を挿入するため定常時においても抵抗＊Ｂでの電力
ａスＶ８：Ｉ ＬＸＲ８ｔＶｌ が発生し、その分だ
け入力磁圧ＶＩＮを高くする必要があり、また短絡時に
大きな電力消費に耐える大容量の高価な抵抗器が必要で
あり、さらに出力短絡状態での出力制御トランジスタ（
１）の消費電力Ｐｄ Ｖｉ。
を挿入するため定常時においても抵抗＊Ｂでの電力
ａスＶ８：Ｉ ＬＸＲ８ｔＶｌ が発生し、その分だ
け入力磁圧ＶＩＮを高くする必要があり、また短絡時に
大きな電力消費に耐える大容量の高価な抵抗器が必要で
あり、さらに出力短絡状態での出力制御トランジスタ（
１）の消費電力Ｐｄ Ｖｉ。
Ｐｄ＝（ｖＸＮ−、ｌ８ＸＲ８）ＸＩ８１Ｖｑ となっ
て本回路は大きな成力を発生した状態となり、かかる状
態を長く続けると、出力制御トランジスタ（１）の特性
劣化をまねく恐れがある。
て本回路は大きな成力を発生した状態となり、かかる状
態を長く続けると、出力制御トランジスタ（１）の特性
劣化をまねく恐れがある。
本発明は上記のような従来のものの欠点を除去するため
になされたもので、第３のトランジスタの代わりにドレ
インおよびソースが上記出力制御トランジスタのベース
およびエミッタにそれぞれ接続されゲートが接地された
磁界効果トランジスタを用い、出力短絡時は該磁界効果
トランジスタにより上記出力制御トランジスタをオフす
るようにすることにより、該出力制御トランジスタのエ
ミッタ抵抗か不要となり、回路全体の消費−力を非常に
小さくできる足罐圧鑵源回路の出力短絡保護回路を提供
することを目的としている。
になされたもので、第３のトランジスタの代わりにドレ
インおよびソースが上記出力制御トランジスタのベース
およびエミッタにそれぞれ接続されゲートが接地された
磁界効果トランジスタを用い、出力短絡時は該磁界効果
トランジスタにより上記出力制御トランジスタをオフす
るようにすることにより、該出力制御トランジスタのエ
ミッタ抵抗か不要となり、回路全体の消費−力を非常に
小さくできる足罐圧鑵源回路の出力短絡保護回路を提供
することを目的としている。
以下、この発明の一実施例を図について説明する。
第２図は、この発（７）の一実施例による定成圧電源回
路の出力短絡保護回路の一例を示すもので。
路の出力短絡保護回路の一例を示すもので。
図において第１図と同一符号は第１図と同一のものを示
す。同図において、（８）は第５図に示す出力特性を有
する磁界効果トランジスタＣ以下ＦＥＴと称す）で、ド
レインＡ）は第１のトランジスタ、即チ出力制御トラン
ジスタ（１）のベースに、ソースＳは出力端子１２ｉ１
１、即ち出力制御トランジスタ（１）のエミッタにそれ
ぞれ接続され、ゲートＧは接地されている。
す。同図において、（８）は第５図に示す出力特性を有
する磁界効果トランジスタＣ以下ＦＥＴと称す）で、ド
レインＡ）は第１のトランジスタ、即チ出力制御トラン
ジスタ（１）のベースに、ソースＳは出力端子１２ｉ１
１、即ち出力制御トランジスタ（１）のエミッタにそれ
ぞれ接続され、ゲートＧは接地されている。
次に助作について説明する。
定常時においては、出力電圧ｖｏｔｒ’ｒがＦ ＥＴ（
８）の’ｌ ｆ Ｇ ’ ７−スＳ １ｆｆｉｌｃ
Ｖｏｓ ＝−ＶＯＵＴＩＶＩ （！： Ｌ テ逆バイア
スされて２す、同Ｆ Ｅ Ｔ （８１はカットオフ状態
“となっているため、ドレインＤからソースＳへの磁流
は流れず、回ｆＭは正常助作している。
８）の’ｌ ｆ Ｇ ’ ７−スＳ １ｆｆｉｌｃ
Ｖｏｓ ＝−ＶＯＵＴＩＶＩ （！： Ｌ テ逆バイア
スされて２す、同Ｆ Ｅ Ｔ （８１はカットオフ状態
“となっているため、ドレインＤからソースＳへの磁流
は流れず、回ｆＭは正常助作している。
次に出力端子（至）が接地との間で短絡された場合は、
本回路の出力磁流ＩＬ と出力電圧ＶＯＵＴとの関係
は第４図に示すようになり、出力電圧ＶＯＵＴｎ ＯＭ
（！： ナリ、ＦＥＴ１８１（１）ゲー）Ｇ ・７−
４５間逆バイアスが解除されるため、出力制御トランジ
スタ（１）のベース電流はドレインローノースＳ −ｊ
ａｌｎの経路で流れることにより、該出力制御トランジ
スタ（１）をカットオフしてしまい、結果的に同トラン
ジスタ（１）を保護することができると同時に、回路全
体ノ消費ｔｔｇ力Ｐｃ ４）’ｃ＝ＶｘＮＸ（’Ｉｌ
＋１２）ＭＪ（似しＩＩ＋１２ は通常０．１〜１ｍ
Ａ）と非常に小さくできる。
本回路の出力磁流ＩＬ と出力電圧ＶＯＵＴとの関係
は第４図に示すようになり、出力電圧ＶＯＵＴｎ ＯＭ
（！： ナリ、ＦＥＴ１８１（１）ゲー）Ｇ ・７−
４５間逆バイアスが解除されるため、出力制御トランジ
スタ（１）のベース電流はドレインローノースＳ −ｊ
ａｌｎの経路で流れることにより、該出力制御トランジ
スタ（１）をカットオフしてしまい、結果的に同トラン
ジスタ（１）を保護することができると同時に、回路全
体ノ消費ｔｔｇ力Ｐｃ ４）’ｃ＝ＶｘＮＸ（’Ｉｌ
＋１２）ＭＪ（似しＩＩ＋１２ は通常０．１〜１ｍ
Ａ）と非常に小さくできる。
な２、本発明に使用される電界効果トランジスタ（８）
に要求される主な磁気的特性は、ＶＤ＆）ＶＩＮ（ＶＩ
Ｎ＃ｉＡ常５〜７０Ｖ）ｌ １０８８＞ＩＩ （Ｉｔ
Ｈ通常１０μ〜５００μＡ）、 ＶＯ８（ＯＦＦＪ＞Ｖ
Ｏ（ｖｏ ｈａ常３〜５０ｖ）等であり、これらの特性
は通常式々の使用している製造プａセスで簡単に得られ
るものであり、何ら特殊なものではない。また当然のこ
とであるが、本発明の回路は個別部品での構成のみなら
ず、モノリシック集積回路においても同様な効果を発揮
できるものである。
に要求される主な磁気的特性は、ＶＤ＆）ＶＩＮ（ＶＩ
Ｎ＃ｉＡ常５〜７０Ｖ）ｌ １０８８＞ＩＩ （Ｉｔ
Ｈ通常１０μ〜５００μＡ）、 ＶＯ８（ＯＦＦＪ＞Ｖ
Ｏ（ｖｏ ｈａ常３〜５０ｖ）等であり、これらの特性
は通常式々の使用している製造プａセスで簡単に得られ
るものであり、何ら特殊なものではない。また当然のこ
とであるが、本発明の回路は個別部品での構成のみなら
ず、モノリシック集積回路においても同様な効果を発揮
できるものである。
また、本実施例では定電圧鴫源回路を例にと９説例した
が、他の回路においても磁界効果トランジスタにより出
力制御トランジスタを制御できる接続にすることで同様
な効果を奏する。
が、他の回路においても磁界効果トランジスタにより出
力制御トランジスタを制御できる接続にすることで同様
な効果を奏する。
以上のように、本発明によれば、ドレインおよびソース
か出力制御トランジスタのペースおよびエミッタにそれ
ぞれ接続されゲートは接地された蝋界効果トランジスタ
を用ｈ１出力短絡時は該電界効果トランジスタにより上
記出力制御トランジスタをオフするようにしたので、以
下の効果が得られる。
か出力制御トランジスタのペースおよびエミッタにそれ
ぞれ接続されゲートは接地された蝋界効果トランジスタ
を用ｈ１出力短絡時は該電界効果トランジスタにより上
記出力制御トランジスタをオフするようにしたので、以
下の効果が得られる。
（１）不必要な電力ロスをなくすことができる。
（２）高価な大容量の抵抗器を使う必要がない。
ｔｅｌ理想的な保護特性が得られる。
第１図は従来の定嘔圧電源回路の出力短絡保護回路の一
例を示す４気回路図、第２図はこの発（７）の一実施例
による定゛離圧峨源回路の出力短絡保護回路の一例を示
す嘔気回路図、第３図は第１図の回路での出力短絡時の
出力電圧・出力屯流特性図、第４図は第２図の回路での
出力短絡時の出力電圧・出力鴫流特性図、第５図は第２
図の回路にＳいて使用されるＦＥＴの出方特性図である
。 （旧・・出力制御トランジスタ、（８）・・・ＦＥ’ｌ
”、 Ｄ・・・ドレイン、Ｓ・・・ソース、Ｇ・・・’
）’−）、ｔｌＬ・・入力端子、−６ト・・出力端子。 なお図中同一符号は同−又は相当部分を示す。
例を示す４気回路図、第２図はこの発（７）の一実施例
による定゛離圧峨源回路の出力短絡保護回路の一例を示
す嘔気回路図、第３図は第１図の回路での出力短絡時の
出力電圧・出力屯流特性図、第４図は第２図の回路での
出力短絡時の出力電圧・出力鴫流特性図、第５図は第２
図の回路にＳいて使用されるＦＥＴの出方特性図である
。 （旧・・出力制御トランジスタ、（８）・・・ＦＥ’ｌ
”、 Ｄ・・・ドレイン、Ｓ・・・ソース、Ｇ・・・’
）’−）、ｔｌＬ・・入力端子、−６ト・・出力端子。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- 【特許請求の範囲】 は） コレクタ、エミッタがそれぞれ入力端子。 出力端子に接続された出力制御トランジスタを有し該入
力端子に印加される非安定化磁圧を安定化する定鴫圧１
１！源回路の出力短絡保護回路であって、ゲートが接地
されドレインおよびソースがそれぞれ上記出力制御トラ
ンジスタのベースおよびエミッタに接続され出力短絡時
上記出力制御トランジスタをオフさせる４界効果トラン
ジスタを備エタζ走を特徴とする定鴫圧４＃回路の出力
短絡保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11426782A JPS593521A (ja) | 1982-06-29 | 1982-06-29 | 定電圧電源回路の出力短絡保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11426782A JPS593521A (ja) | 1982-06-29 | 1982-06-29 | 定電圧電源回路の出力短絡保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS593521A true JPS593521A (ja) | 1984-01-10 |
Family
ID=14633521
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11426782A Pending JPS593521A (ja) | 1982-06-29 | 1982-06-29 | 定電圧電源回路の出力短絡保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS593521A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61120917U (ja) * | 1985-01-11 | 1986-07-30 |
-
1982
- 1982-06-29 JP JP11426782A patent/JPS593521A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61120917U (ja) * | 1985-01-11 | 1986-07-30 |
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