JPS5935451B2 - 汎用レジスタ・アクセス方式 - Google Patents
汎用レジスタ・アクセス方式Info
- Publication number
- JPS5935451B2 JPS5935451B2 JP52155117A JP15511777A JPS5935451B2 JP S5935451 B2 JPS5935451 B2 JP S5935451B2 JP 52155117 A JP52155117 A JP 52155117A JP 15511777 A JP15511777 A JP 15511777A JP S5935451 B2 JPS5935451 B2 JP S5935451B2
- Authority
- JP
- Japan
- Prior art keywords
- general
- register
- purpose register
- arithmetic circuit
- access method
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Executing Machine-Instructions (AREA)
Description
【発明の詳細な説明】
本発明は、電子計算機および通信制御装置の演算回路に
関する。
関する。
電子計算機および通信制御装置における汎用レジスタは
、プログラムで使用できる複数個のレジスタ群であり、
主記憶装置に対して、その領域を占有しないように、ロ
ーカル・メモリとしての位置づけがなされている。
、プログラムで使用できる複数個のレジスタ群であり、
主記憶装置に対して、その領域を占有しないように、ロ
ーカル・メモリとしての位置づけがなされている。
従来、この種の演算装置における汎用レジスタは、ＩＣ
メモリ素子により構成されており、汎用レジスタヘのア
クセスは、アドレス・データ（割込プログラム・レベル
と命令レジスタ中の汎用レジスタ番号を示すフィールド
）を与えることによつて行なつていた。従つて、この方
法によるとメモリ素子のアクセス時間の遅れが命令実行
時間に影響を及ぽすことになる。また、レジスタ対レジ
スタ型の命令を実行する場合には、演算回路に対して入
力を同時に準備できないため、汎用レジスタに対して２
度のアクセスが必要になる。第１図のブロック線図およ
び第２図のタイムチャートは、上記の状況を示すもので
ある。
メモリ素子により構成されており、汎用レジスタヘのア
クセスは、アドレス・データ（割込プログラム・レベル
と命令レジスタ中の汎用レジスタ番号を示すフィールド
）を与えることによつて行なつていた。従つて、この方
法によるとメモリ素子のアクセス時間の遅れが命令実行
時間に影響を及ぽすことになる。また、レジスタ対レジ
スタ型の命令を実行する場合には、演算回路に対して入
力を同時に準備できないため、汎用レジスタに対して２
度のアクセスが必要になる。第１図のブロック線図およ
び第２図のタイムチャートは、上記の状況を示すもので
ある。
第１図において、１は汎用レジスタ、２は演算回路、３
は演算レジスタである。演算回路２において、汎用レジ
スタ１中のＲ１ とＲ２の値について演算し、演算結果
を汎用レジスタ１中のＲ１ に入れる場合には、先づＲ
１にアクセスして読み出し、これを演算レジスタ３に入
れ、次いでＲ２にアクセスして読み出し、演算レジスタ
３内のＲ１ とＲ２について演算し、演算結果を汎用レ
ジスタ１のＲ１位置に入れる。すなわち、演算回路側か
らみると、汎用レジスタに対して１面のアドレスでしか
アクセスができないという欠点があつた。本発明の目的
は、上記欠点を除去し、汎用レジスタに対し２面のアド
レスでアクセスできるような効果を持たせる汎用レジス
タ・アクセス方式を提供することにあり、そのため本発
明は、複数の汎用レジスタと演算回路とを有し、該複数
の汎用レジスタ中の２つの汎用レジスタのデータを前記
演算回路に入力せしめて演算を行なわせるときの汎用レ
ジスタ・アクセス方式において、汎用レジスタ群を複数
個そなえるとともに、該汎用レジスタ群と演算回路の間
に２重化した切替回路をそなえ、割込プログラム・レベ
ルをアドレス情報として前記複数の汎用レジスタ群中の
レジスタを選択し、選択したレジスタからデータを読み
出した状態にしておき、該読み出しデータを前記切替回
路により選択して前記演算回路へ入力させることを特徴
とする。
は演算レジスタである。演算回路２において、汎用レジ
スタ１中のＲ１ とＲ２の値について演算し、演算結果
を汎用レジスタ１中のＲ１ に入れる場合には、先づＲ
１にアクセスして読み出し、これを演算レジスタ３に入
れ、次いでＲ２にアクセスして読み出し、演算レジスタ
３内のＲ１ とＲ２について演算し、演算結果を汎用レ
ジスタ１のＲ１位置に入れる。すなわち、演算回路側か
らみると、汎用レジスタに対して１面のアドレスでしか
アクセスができないという欠点があつた。本発明の目的
は、上記欠点を除去し、汎用レジスタに対し２面のアド
レスでアクセスできるような効果を持たせる汎用レジス
タ・アクセス方式を提供することにあり、そのため本発
明は、複数の汎用レジスタと演算回路とを有し、該複数
の汎用レジスタ中の２つの汎用レジスタのデータを前記
演算回路に入力せしめて演算を行なわせるときの汎用レ
ジスタ・アクセス方式において、汎用レジスタ群を複数
個そなえるとともに、該汎用レジスタ群と演算回路の間
に２重化した切替回路をそなえ、割込プログラム・レベ
ルをアドレス情報として前記複数の汎用レジスタ群中の
レジスタを選択し、選択したレジスタからデータを読み
出した状態にしておき、該読み出しデータを前記切替回
路により選択して前記演算回路へ入力させることを特徴
とする。
以下、本発明をその一実施例について説明する。
第３図は、本発明の一実施例を示すプロツク線図である
。図において、１１は汎用レジスタ、 １１２は切替
回路、１３は演算回路である。本装置は第３図に示すよ
うに、５つの割込プログラム・レベルを持つており、各
レベルに対して数個の汎用レジスタがアクセス有効とな
るものである。
。図において、１１は汎用レジスタ、 １１２は切替
回路、１３は演算回路である。本装置は第３図に示すよ
うに、５つの割込プログラム・レベルを持つており、各
レベルに対して数個の汎用レジスタがアクセス有効とな
るものである。
汎用レジスタ１１に、割込プログラム・レ ５ベルをア
ドレス・データとして与えたとき、アクテイブとなつて
いる割込プログラム・レベルの汎用レジスタの内容が、
読み出されたままの状態となるようにしてある。演算回
路１３の前段に置かれた２重の切替回路１２によつて、
読み出されて シいる汎用レジスタ１１の内容から、必
要とするデータを選択して、演算回路１３へ同時に入力
させる。このときの切替回路１２の選択制御信号は、命
令レジスタ中の汎用レジスタ番号を示すフイールドであ
る。第３図で示した例では、割込プログラム・レベル４
で汎用レジスタ１１に割込み、ＲＯ（！：Ｒｎを演算回
路１３に同時に入力させることを示している。従つて、
従来のように汎用レジスタのアクセス時間の遅れを全く
意識する必要がなく、また１回のアクセスにより演算回
路に同時に入力できる。すなわち、汎用レジスタに対し
て２面のアドレスでアクセスを可能とするものである。
本発明・は、以上説明したように、割込プログラム・レ
ベルをアドレスとし、常に読み出された状態にある汎用
レジスタの読み出しデータを、２重化した切替回路によ
り選択して演算回路へ同時に入力させることによつて、
命令実行時間を大幅に短縮できる効果を有するものであ
る。
ドレス・データとして与えたとき、アクテイブとなつて
いる割込プログラム・レベルの汎用レジスタの内容が、
読み出されたままの状態となるようにしてある。演算回
路１３の前段に置かれた２重の切替回路１２によつて、
読み出されて シいる汎用レジスタ１１の内容から、必
要とするデータを選択して、演算回路１３へ同時に入力
させる。このときの切替回路１２の選択制御信号は、命
令レジスタ中の汎用レジスタ番号を示すフイールドであ
る。第３図で示した例では、割込プログラム・レベル４
で汎用レジスタ１１に割込み、ＲＯ（！：Ｒｎを演算回
路１３に同時に入力させることを示している。従つて、
従来のように汎用レジスタのアクセス時間の遅れを全く
意識する必要がなく、また１回のアクセスにより演算回
路に同時に入力できる。すなわち、汎用レジスタに対し
て２面のアドレスでアクセスを可能とするものである。
本発明・は、以上説明したように、割込プログラム・レ
ベルをアドレスとし、常に読み出された状態にある汎用
レジスタの読み出しデータを、２重化した切替回路によ
り選択して演算回路へ同時に入力させることによつて、
命令実行時間を大幅に短縮できる効果を有するものであ
る。
第１図は従来の汎用レジスタへのアクセスを示すプロツ
ク線図、第２図はそのタイムチヤート、第３図は本発明
の実施例のプロツク線図である。 図中の番号はつぎのものを示す。１・・・・・・汎用レ
ジスタ、２・・・・・・演算回路、３・・・・・・演算
レジスタ、１１・・・・・・汎用レジスタ、１２・・・
・・・切替回路、１３・・・・・・演算回路。
ク線図、第２図はそのタイムチヤート、第３図は本発明
の実施例のプロツク線図である。 図中の番号はつぎのものを示す。１・・・・・・汎用レ
ジスタ、２・・・・・・演算回路、３・・・・・・演算
レジスタ、１１・・・・・・汎用レジスタ、１２・・・
・・・切替回路、１３・・・・・・演算回路。
Claims (1)
- １ 複数の汎用レジスタと演算回路とを有し、該複数の
汎用レジスタ中の２つの汎用レジスタのデータを前記演
算回路に入力せしめて演算を行なわせるときの汎用レジ
スタ・アクセス方式において、汎用レジスタ群を複数個
そなえるとともに、該汎用レジスタ群と演算回路の間に
２重化した切替回路をそなえ、割込プログラムレベルを
アドレス情報として前記複数の汎用レジスタ群中のレジ
スタを選択し、選択したレジスタからデータを読出した
状態にしておき、該読出しデータを前記切替回路により
選択して前記演算回路へ入力させることを特徴とする汎
用レジスタ・アクセス方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52155117A JPS5935451B2 (ja) | 1977-12-23 | 1977-12-23 | 汎用レジスタ・アクセス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52155117A JPS5935451B2 (ja) | 1977-12-23 | 1977-12-23 | 汎用レジスタ・アクセス方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5487130A JPS5487130A (en) | 1979-07-11 |
| JPS5935451B2 true JPS5935451B2 (ja) | 1984-08-29 |
Family
ID=15598942
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52155117A Expired JPS5935451B2 (ja) | 1977-12-23 | 1977-12-23 | 汎用レジスタ・アクセス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5935451B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57150043A (en) * | 1981-03-11 | 1982-09-16 | Hitachi Ltd | Information processor |
| JPS5998250A (ja) * | 1982-11-26 | 1984-06-06 | Fujitsu Ltd | マイクロプログラム制御方式 |
| JPH0731608B2 (ja) * | 1983-12-23 | 1995-04-10 | 株式会社日立製作所 | 情報処理装置 |
| JPS60134938A (ja) * | 1983-12-23 | 1985-07-18 | Nec Corp | レジスタフアイル読出し方式 |
| JPS60138640A (ja) * | 1983-12-27 | 1985-07-23 | Nec Corp | レジスタフアイル書込み方式 |
| JPH0795277B2 (ja) * | 1988-11-25 | 1995-10-11 | 日本電気株式会社 | データ処理装置 |
| EP0892344B1 (en) * | 1989-05-04 | 2002-08-21 | Texas Instruments Incorporated | Data processing device with context switching capability |
| JP2010128392A (ja) * | 2008-11-28 | 2010-06-10 | Canon Inc | ハッシュ処理装置及びその方法 |
-
1977
- 1977-12-23 JP JP52155117A patent/JPS5935451B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5487130A (en) | 1979-07-11 |
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