JPS593548A - 可変長符号の符号変換回路 - Google Patents
可変長符号の符号変換回路Info
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- JPS593548A JPS593548A JP11144682A JP11144682A JPS593548A JP S593548 A JPS593548 A JP S593548A JP 11144682 A JP11144682 A JP 11144682A JP 11144682 A JP11144682 A JP 11144682A JP S593548 A JPS593548 A JP S593548A
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- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１） 発明の技術分野
本発明は、可変長符号からなる入力信号を固定長符号か
らなる信号に変換して出力するようにした、可変長符号
の符号変換回路に関するものである。
らなる信号に変換して出力するようにした、可変長符号
の符号変換回路に関するものである。
（ｉ）技術の背景
一般に、情報伝送においては、情報の内容に応じて１ワ
ードのビット数が変化する可変長符号方式と、１ワード
のビット数が常に一定である固定長符号方式とが用いら
れている。可変長符号方式は、固定長符号方式にくらべ
て同一の情報量を伝送するために必要な全体のビット数
を減少できる利点があシ、画像信号または音声信号等の
伝送に用いられる。しかし、ワードごとにビット数が異
なるため、そのままの状態で処理しようとすると不便で
あシ、又回路が複雑になる。この様な欠点は、これら長
さの異なる符号からなる信号系列を一定のビット数毎に
区切った並列データに変換することにより除去できる。
ードのビット数が変化する可変長符号方式と、１ワード
のビット数が常に一定である固定長符号方式とが用いら
れている。可変長符号方式は、固定長符号方式にくらべ
て同一の情報量を伝送するために必要な全体のビット数
を減少できる利点があシ、画像信号または音声信号等の
伝送に用いられる。しかし、ワードごとにビット数が異
なるため、そのままの状態で処理しようとすると不便で
あシ、又回路が複雑になる。この様な欠点は、これら長
さの異なる符号からなる信号系列を一定のビット数毎に
区切った並列データに変換することにより除去できる。
この様な背景から可変長符号から固定長符号に変換する
回路の実現が望まれている。
回路の実現が望まれている。
（３）従来技術と問題点
従来形の、可変長符号の符号変換回路が第１図に示され
る。第１図の符号変換回路は、最大ビット数ルである可
変長符号データ入力信号を受信するマトリックス形回転
回路１１、マトリックス形回転回路１１のルビノド出力
信号を受信する第１の７リツプフロツプ回路１２、マト
リックス形回転回路１１の出力信号および第１の７リッ
プフロップ回路１２の出力（ｇ号を受信する切換回路１
３、切換回路１３の出力信号を受信する第２の７リップ
フロップ回路１４、第２の７リツプフロツプ回路１４の
出力信号を受信する第３のフリップフロップ回路１５、
および、データ入力信号のビット数情報入力信号を受信
し前記の回路を制御する制御回路１６を具備する。
る。第１図の符号変換回路は、最大ビット数ルである可
変長符号データ入力信号を受信するマトリックス形回転
回路１１、マトリックス形回転回路１１のルビノド出力
信号を受信する第１の７リツプフロツプ回路１２、マト
リックス形回転回路１１の出力信号および第１の７リッ
プフロップ回路１２の出力（ｇ号を受信する切換回路１
３、切換回路１３の出力信号を受信する第２の７リップ
フロップ回路１４、第２の７リツプフロツプ回路１４の
出力信号を受信する第３のフリップフロップ回路１５、
および、データ入力信号のビット数情報入力信号を受信
し前記の回路を制御する制御回路１６を具備する。
第１図の符号変換回路においては、可変長符号入力デー
タはル×ルのマトリックス形回転回路１１に１ワードず
つ並列に入力される。回転回路１１は、並列に入力され
たルビノドのデータを順序を変えることなく、任意のビ
ット数だけ各ワード内でビット位置を移動させる、すな
わちルビノドのデータを回転させたようにビット位置を
変換させ並列に出力する機能を有する。回転回路１１の
前記の機能は、可変長符号入力データのビット数情報に
応じて制御回路１６により制御される。
タはル×ルのマトリックス形回転回路１１に１ワードず
つ並列に入力される。回転回路１１は、並列に入力され
たルビノドのデータを順序を変えることなく、任意のビ
ット数だけ各ワード内でビット位置を移動させる、すな
わちルビノドのデータを回転させたようにビット位置を
変換させ並列に出力する機能を有する。回転回路１１の
前記の機能は、可変長符号入力データのビット数情報に
応じて制御回路１６により制御される。
回転回路１１の出力信号は、第１の７リツプフロツプ回
路１２に書込まれると同時に、切換回路１３を介して第
２の７リツプフロツプ回路１４に並列に書込まれる。こ
の場合、前回のデータ書込み時においてルビノドからは
み出した書込み残しのデータがあれば、第１の７リップ
フロップ回路１２から切換回路１３を介して、並列デー
タの先頭に付加する形でＭ２のフリップフロップ回路１
４に書込まれる。このようにして、第２の７リツプフロ
ツプ回路１４に書込まれた並列データがルビノドに達し
ない場合には、次の可変長符号入力データは、先頭ビッ
トが第２の７リツプフロツプ回路１４に書込まれたデー
タの最後尾に位置するように変換され、ノリツブフロッ
プ回路１４に書込まれる。
路１２に書込まれると同時に、切換回路１３を介して第
２の７リツプフロツプ回路１４に並列に書込まれる。こ
の場合、前回のデータ書込み時においてルビノドからは
み出した書込み残しのデータがあれば、第１の７リップ
フロップ回路１２から切換回路１３を介して、並列デー
タの先頭に付加する形でＭ２のフリップフロップ回路１
４に書込まれる。このようにして、第２の７リツプフロ
ツプ回路１４に書込まれた並列データがルビノドに達し
ない場合には、次の可変長符号入力データは、先頭ビッ
トが第２の７リツプフロツプ回路１４に書込まれたデー
タの最後尾に位置するように変換され、ノリツブフロッ
プ回路１４に書込まれる。
このようにして、フリップフル２ブ回路１４に書込まれ
たデータがルビノドに達したときに、その内容が第３の
７リツプフロツプ１５に書込まれ、所定のタイミングに
おいて固定長符号出力データとして出力される。
たデータがルビノドに達したときに、その内容が第３の
７リツプフロツプ１５に書込まれ、所定のタイミングに
おいて固定長符号出力データとして出力される。
ところで、第１図の符号変換回路においては、可変長符
号入力データの一部がルビノドからはみ出した場合には
、その部分のビットが第１のフリップフロップ回路１２
に保持され、次のデータの書込みの際に切替回路１３を
介して第２のフリップフロップ回路１４に書込まれるが
、その際フリップフロップ回路１４においては書込み残
しのビットのみを選択的に書込む必要がある。また、７
リップフロップ回路１４に書込まれたデータがルビノド
に達しない場合、フリップフロップ回路１４に既に書込
まれたデータを保持したままで、未書込みのビットのみ
に新しいデータを書込む必要がある。従って、第１図の
符号変換回路においては、７リツプフロツプ１４の書込
み状況および可変長符号入力データの符号長に応じて、
フリップフロップ回路１４へのデータの書込みをビット
毎に制御する必要がおり、それだけ制御回路の構成およ
び制御動作が複雑になるという問題がある。
号入力データの一部がルビノドからはみ出した場合には
、その部分のビットが第１のフリップフロップ回路１２
に保持され、次のデータの書込みの際に切替回路１３を
介して第２のフリップフロップ回路１４に書込まれるが
、その際フリップフロップ回路１４においては書込み残
しのビットのみを選択的に書込む必要がある。また、７
リップフロップ回路１４に書込まれたデータがルビノド
に達しない場合、フリップフロップ回路１４に既に書込
まれたデータを保持したままで、未書込みのビットのみ
に新しいデータを書込む必要がある。従って、第１図の
符号変換回路においては、７リツプフロツプ１４の書込
み状況および可変長符号入力データの符号長に応じて、
フリップフロップ回路１４へのデータの書込みをビット
毎に制御する必要がおり、それだけ制御回路の構成およ
び制御動作が複雑になるという問題がある。
（４）発明の目的
本発明の主な目的は、前記の従来形の問題点にかんがみ
、有効ビット記憶用のフリップフロップ回路の出力を切
替回路を介して前記フリップフロップ回路の入力に帰還
させるという着想にもとづいて、前記フリップフロップ
回路へのデータの書込みを全ビット一括して行うことが
でき、それにより制御回路の構成および制御動作を簡単
化することができる、可変長符号の符号変換回路を提供
することにある。
、有効ビット記憶用のフリップフロップ回路の出力を切
替回路を介して前記フリップフロップ回路の入力に帰還
させるという着想にもとづいて、前記フリップフロップ
回路へのデータの書込みを全ビット一括して行うことが
でき、それにより制御回路の構成および制御動作を簡単
化することができる、可変長符号の符号変換回路を提供
することにある。
（５）発明の構成
本発明においては、並列に入力される可変長符号入力信
号を受信し該受信された入力信号をシフトしてビット位
置をずらすようにしたマトリックス形回転回路と、該回
転回路の出力信号を受信する第１の７リツプフロツプ回
路と、該回転回路の出力信号および該第１の７リツプフ
ロツプ回路の出力信号を受信する切替回路と、該切替回
路の出力信号を受信する第２のフリップフロップ回路と
、該第２のフリップフロップ回路の出力信号を受信し固
定長符号出力信号を出力する第３の７リツプフロツプ回
路を具備する可変長符号の符号変換回路において、該切
替回路はさらに該第２の７リツプフロツプ回路の出力信
号を受信し、該切替回路においては、受信された該回転
回路の出力信号および該第１および第２の７リツプフロ
ツプ回路の譬襟了ヅフ１７弓ｑ南１Ｇ出力信号がビット
毎に選択的に出力され、それにより、該第２の７リング
フロツプ回路において全ビットを一括して書込むことに
より固定長符号出力信号が作成されるようにしたことを
特徴とする、可変長符号の符号変換回路を提供すること
にある。
号を受信し該受信された入力信号をシフトしてビット位
置をずらすようにしたマトリックス形回転回路と、該回
転回路の出力信号を受信する第１の７リツプフロツプ回
路と、該回転回路の出力信号および該第１の７リツプフ
ロツプ回路の出力信号を受信する切替回路と、該切替回
路の出力信号を受信する第２のフリップフロップ回路と
、該第２のフリップフロップ回路の出力信号を受信し固
定長符号出力信号を出力する第３の７リツプフロツプ回
路を具備する可変長符号の符号変換回路において、該切
替回路はさらに該第２の７リツプフロツプ回路の出力信
号を受信し、該切替回路においては、受信された該回転
回路の出力信号および該第１および第２の７リツプフロ
ツプ回路の譬襟了ヅフ１７弓ｑ南１Ｇ出力信号がビット
毎に選択的に出力され、それにより、該第２の７リング
フロツプ回路において全ビットを一括して書込むことに
より固定長符号出力信号が作成されるようにしたことを
特徴とする、可変長符号の符号変換回路を提供すること
にある。
（６） 発明の実施例
本発明の一実施例としての可変長符号の符号変換回路が
第２図に示される。第２図の符号変換回路は、最大ビッ
ト数ルである可変長符号データ入力信号ＤＩＩ、ＤＩ２
・・・・・・ＤＩｆＬを受信するマトリックス形回転回
路２１、マトリックス形回転回路２１のルビット出力信
号を受信する第１のフリップフロップ回路２２、回転回
路２１の出力信号および第１．第２のフリップフロップ
回路２２゜２４の出力信号を受信する切替回路２３、切
替回路２３の出力信号を受信する第２の７リップフロッ
プ回路２４、第２のフリップフロップ回路２４の出力信
号を受信する第３のフリップフロップ回路２５、および
、入力信号のビット数情報ＢＩＩ。
第２図に示される。第２図の符号変換回路は、最大ビッ
ト数ルである可変長符号データ入力信号ＤＩＩ、ＤＩ２
・・・・・・ＤＩｆＬを受信するマトリックス形回転回
路２１、マトリックス形回転回路２１のルビット出力信
号を受信する第１のフリップフロップ回路２２、回転回
路２１の出力信号および第１．第２のフリップフロップ
回路２２゜２４の出力信号を受信する切替回路２３、切
替回路２３の出力信号を受信する第２の７リップフロッ
プ回路２４、第２のフリップフロップ回路２４の出力信
号を受信する第３のフリップフロップ回路２５、および
、入力信号のビット数情報ＢＩＩ。
ＢＩ２・・・・・・ＢＩ％を受信し前記の各回路２１〜
２５を制御する制御回路２６から構成される。第２図の
符号変換回路は、第２のフリップフロップ回路２４の出
力信号が切替回路２３を介して第２のフリップフロップ
回路２４の入力側に帰還されている点が第１図の符号変
換回路と異なる。
２５を制御する制御回路２６から構成される。第２図の
符号変換回路は、第２のフリップフロップ回路２４の出
力信号が切替回路２３を介して第２のフリップフロップ
回路２４の入力側に帰還されている点が第１図の符号変
換回路と異なる。
第２図の符号変換回路における切替回路２３の一構成例
が第３図に示される。第３図の切替回路２３は、第１の
フリップフロップ回路２２の出力信号および第２のフリ
ップフロップ回路２４の出力信号を受信する第１段の切
替部２３１、および、回転回路２１の出力信号および第
１段の切替部２３１の出力信号を受信する第２段の切替
部２３２を有する。
が第３図に示される。第３図の切替回路２３は、第１の
フリップフロップ回路２２の出力信号および第２のフリ
ップフロップ回路２４の出力信号を受信する第１段の切
替部２３１、および、回転回路２１の出力信号および第
１段の切替部２３１の出力信号を受信する第２段の切替
部２３２を有する。
第２図および第３図に示される符号変換回路の動作が第
４図の動作説明図を用いて以下に説明される。
４図の動作説明図を用いて以下に説明される。
第２図の符号変換回路において、入力データの最大ビッ
トを例えば８ビツトとし、第４図に８１として示される
可変長符号データが（Ａ）、（Ｂ）。
トを例えば８ビツトとし、第４図に８１として示される
可変長符号データが（Ａ）、（Ｂ）。
（Ｃ）・・・の順に入力されるものとする。前記の入力
データＳ１は、回転回路２１において制御回路２６の制
御により決定されるビット数だけ回転され、変換された
出力データＳ２として第１のフリップフロップ回路２２
および切替回路２３に供給される。例えば、第１のデー
タ（Ａ）については、入力されたデータが、そのまま回
転回路２１から出力され、切替回路２３においても回転
回路２１の出力データが選択され出力され（Ｓ３）、第
２のフリップフロップ回路２４に書込まれる（Ｓ４）。
データＳ１は、回転回路２１において制御回路２６の制
御により決定されるビット数だけ回転され、変換された
出力データＳ２として第１のフリップフロップ回路２２
および切替回路２３に供給される。例えば、第１のデー
タ（Ａ）については、入力されたデータが、そのまま回
転回路２１から出力され、切替回路２３においても回転
回路２１の出力データが選択され出力され（Ｓ３）、第
２のフリップフロップ回路２４に書込まれる（Ｓ４）。
この場合、第２の７リツプフロツプ回路２４には有効な
データとして６ピツトしか書込まれていないため、次の
データ（Ｂ）の先頭の２ビラトラ後尾に付加する必要が
ある。
データとして６ピツトしか書込まれていないため、次の
データ（Ｂ）の先頭の２ビラトラ後尾に付加する必要が
ある。
このために、第２の入力データ（Ｂ）は、回転回路２１
において先頭の２ビツトを後尾に位置させるように回転
されＳ２として出力される。切替回路２３においては、
第１段の切替部２３１において第２の７リツプフロツプ
回路２３の出力ＳＬ（すなわちＡＩ）が選択され第２段
の切替部２３２に供給され、第２の切替部２３２におい
て先頭の６ビツトについては紀２の７リップフロップ回
路の出力Ｓ４が選択され後尾の２ビツトについては回転
回路２１の出力Ｓ２が選択され切替回路２３の出力Ｓ３
として第２の７リツプ７０ツブ回路２４に供給される。
において先頭の２ビツトを後尾に位置させるように回転
されＳ２として出力される。切替回路２３においては、
第１段の切替部２３１において第２の７リツプフロツプ
回路２３の出力ＳＬ（すなわちＡＩ）が選択され第２段
の切替部２３２に供給され、第２の切替部２３２におい
て先頭の６ビツトについては紀２の７リップフロップ回
路の出力Ｓ４が選択され後尾の２ビツトについては回転
回路２１の出力Ｓ２が選択され切替回路２３の出力Ｓ３
として第２の７リツプ７０ツブ回路２４に供給される。
この切替回路２３の出力Ｓ３は、第２のフリップフロッ
プ回路２４に書込まれ、全ビット有効データが書込まれ
たため、第３のクリップフロップ回路２５に出力データ
として書込まれる。
プ回路２４に書込まれ、全ビット有効データが書込まれ
たため、第３のクリップフロップ回路２５に出力データ
として書込まれる。
次に第３の入力データ（Ｃ）は、前回のデー）の書込み
残しの１ピツ）ｂ３の後尾に付加するために、回転回路
２１において１ピツト回転され切替回路２３に供給され
る。切替回路２３においては、第１段の切替部２３１に
おいて第１のフリップフロップ回路２２に記憶されてい
る前回の回転回路２１の出力データ （すなわちＡ２）
が選択されて第２段の切替部２３２に供給され、第２段
の切替部２３２において先頭の１ピツトについて第２の
フリップフロップ回路２２の出力データが選択され後尾
の７ビツトについて回転回路２１の出力データが選択さ
れる。この切替回路２３の出力は、前回と同様に第２の
フリップフロップ回路２４を介して、第３の７リソプフ
ロツプ回路２５に出力データとして書込まれる。
残しの１ピツ）ｂ３の後尾に付加するために、回転回路
２１において１ピツト回転され切替回路２３に供給され
る。切替回路２３においては、第１段の切替部２３１に
おいて第１のフリップフロップ回路２２に記憶されてい
る前回の回転回路２１の出力データ （すなわちＡ２）
が選択されて第２段の切替部２３２に供給され、第２段
の切替部２３２において先頭の１ピツトについて第２の
フリップフロップ回路２２の出力データが選択され後尾
の７ビツトについて回転回路２１の出力データが選択さ
れる。この切替回路２３の出力は、前回と同様に第２の
フリップフロップ回路２４を介して、第３の７リソプフ
ロツプ回路２５に出力データとして書込まれる。
以下同様にして、前回の入力データにおいて書込み残し
のビットがある場合には、その後尾に新しいデータが付
加され、第２のフリップフロップ回路２４に書込まれた
有効データが８ビツトに達しない場合には、既に書込ま
れたデータの後尾に新しいデータが付加され、８ビツト
に達した場合に出力データとして第３のフリップフロッ
プ回路２５から出力される。
のビットがある場合には、その後尾に新しいデータが付
加され、第２のフリップフロップ回路２４に書込まれた
有効データが８ビツトに達しない場合には、既に書込ま
れたデータの後尾に新しいデータが付加され、８ビツト
に達した場合に出力データとして第３のフリップフロッ
プ回路２５から出力される。
このように、第２図の符号変換回路においては、第２の
フリップフロップ回路２４に既に書込まれたデータが８
ビツトに満たない場合にも、既に書込まれたデータを切
替回路２３を介して第２のフリップフロップ回路２４の
入力に帰還することにより、第２のフリップフロップ回
路２４へのデータの書込みを全ビット同時に行うことが
できる。
フリップフロップ回路２４に既に書込まれたデータが８
ビツトに満たない場合にも、既に書込まれたデータを切
替回路２３を介して第２のフリップフロップ回路２４の
入力に帰還することにより、第２のフリップフロップ回
路２４へのデータの書込みを全ビット同時に行うことが
できる。
（７）発明の効果
本発明によれば、可変長符号入力データを変換して固定
長符号データとして出力する符号変換回路において、有
効データを保持するフリップフロップ回路におけるデー
タの書込みを全ビット一括して行うことができ、それに
より、簡単な制御と回路構成によシ符号変換を行うこと
が可能である。
長符号データとして出力する符号変換回路において、有
効データを保持するフリップフロップ回路におけるデー
タの書込みを全ビット一括して行うことができ、それに
より、簡単な制御と回路構成によシ符号変換を行うこと
が可能である。
第１図は、従来形の可変長符号の符号変換回路の回路図
、 第２図は、本発明の一実施例としての可変長符号の符号
変換回路の回路図、 第３図は、第２図における切替回路の一構成例を示す回
路図、 第４図は、第２図の符号変換回路の動作説明図である。 （符号の説明） １１．２１： マトリックス形回転回路、１２．２２
： 第１のフリップフロッグ回路、１３．２３： 切
替回路、 １４．２４： 第２のフリップフロップ回路、１５．
２５： 第３のフリップフロップ回路、１６．２６：
制御回路、 ２３１： 第１の切替部、 ２３２：第２の切替部。 ２３３
、 第２図は、本発明の一実施例としての可変長符号の符号
変換回路の回路図、 第３図は、第２図における切替回路の一構成例を示す回
路図、 第４図は、第２図の符号変換回路の動作説明図である。 （符号の説明） １１．２１： マトリックス形回転回路、１２．２２
： 第１のフリップフロッグ回路、１３．２３： 切
替回路、 １４．２４： 第２のフリップフロップ回路、１５．
２５： 第３のフリップフロップ回路、１６．２６：
制御回路、 ２３１： 第１の切替部、 ２３２：第２の切替部。 ２３３
Claims (1)
- 並列に入力される可変長符号入力信号を受信し該受信さ
れた入力信号をシフトしてビット位置をずらすようにし
たマトリックス形回転回路と、該回転回路の出力信号を
受信する第１のフリップフロップ回路と、該回転回路の
出力信号および該第１の７リツプフロツプ回路の出力信
号を受信する切替回路と、該切替回路の出力信号を受信
する第２のフリップフロップ回路と、該第２の７リツプ
７０ツブ回路の出力信号を受信し固定長符号出力信号を
出力する第３の７リツプフロツプ回路とを具備する、可
変長符号の符号変換回路において、該切替回路はさらに
該第２の７リツプフロツプ回路の出力信号を受信し、該
切替回路においては、受信された該回転回路の出力信号
および該第１および第２の７リップフルツブ回路の出力
信号がビット毎に選択的に出力され、それにより、該第
２のクリップフロップ回路において全ビットを一括して
書込むことにより固定長符号出方信号が作成されるよう
Ｋしたことを特徴とする、可変長符号の符号変換回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11144682A JPS593548A (ja) | 1982-06-30 | 1982-06-30 | 可変長符号の符号変換回路 |
| CA000431197A CA1211219A (en) | 1982-06-30 | 1983-06-27 | Digital data code conversion circuit for variable- word-length data code |
| EP83303732A EP0098153B1 (en) | 1982-06-30 | 1983-06-28 | Digital data code conversion circuit for variable-word-length data code |
| DE8383303732T DE3380833D1 (en) | 1982-06-30 | 1983-06-28 | Digital data code conversion circuit for variable-word-length data code |
| US06/509,398 US4593267A (en) | 1982-06-30 | 1983-06-30 | Digital data code conversion circuit for variable-word-length data code |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11144682A JPS593548A (ja) | 1982-06-30 | 1982-06-30 | 可変長符号の符号変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS593548A true JPS593548A (ja) | 1984-01-10 |
| JPH0117176B2 JPH0117176B2 (ja) | 1989-03-29 |
Family
ID=14561402
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11144682A Granted JPS593548A (ja) | 1982-06-30 | 1982-06-30 | 可変長符号の符号変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS593548A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5309156A (en) * | 1991-02-13 | 1994-05-03 | Fujitsu Limited | Variable-length code decoding device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5051637A (ja) * | 1973-08-27 | 1975-05-08 | ||
| JPS5319728A (en) * | 1976-08-06 | 1978-02-23 | Fujitsu Ltd | Data treansfer processing system |
-
1982
- 1982-06-30 JP JP11144682A patent/JPS593548A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5051637A (ja) * | 1973-08-27 | 1975-05-08 | ||
| JPS5319728A (en) * | 1976-08-06 | 1978-02-23 | Fujitsu Ltd | Data treansfer processing system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5309156A (en) * | 1991-02-13 | 1994-05-03 | Fujitsu Limited | Variable-length code decoding device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0117176B2 (ja) | 1989-03-29 |
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