JPS5935533B2

JPS5935533B2 - 非同期型数値制御計数器

Info

Publication number: JPS5935533B2
Application number: JP51152406A
Authority: JP
Inventors: 淳治並木
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1976-12-17
Filing date: 1976-12-17
Publication date: 1984-08-29
Also published as: JPS5376654A

Description

【発明の詳細な説明】この発明は、ディジタル回路素子で構成された位相同期
装置に用いられる数値制御発振器（ＮＣＯ＝Ｎｕｍｂｅ
ｒＣｏｎｔｒｏｌｌｅｄＯｓｃｉｌ１ａ
ｔｏｒ）に関する。

ディジタル回路素子で構成された位相同期装置の多くは
ＮＣＯに数値制御計数器を用いている。

数値制御計数器は外部からディジタル・コートの形で与
えられた数値に等しい数だけクロック発生器からのクロ
ックを計数することを繰り返し行なっているものである
。

位相同期装置では、この繰り返し同期を入力信号同期と
同じになるように設定し、位相制御は加えるディジタル
・コードを遂次、標準値に対し増減させることによって
行なわれる。

従来のディジタル位相同期装置においては、位相差検出
、そのフィルタリング、ＮＣＯのディジタル・コード変
更の一制御手順全てが前記ＮＣＯの出力位相に同期して
行なわれてきた。

すなわちＮＣＯの繰返し同期、ないしは、その整数倍で
制御処理手順は進められている。

前記したごとくＮＣＯは加えられたディジタル・コード
をある瞬間読取り、それにより繰返し同期を決めている
。

もしＮＣＯが前記ディジタル・コードを読込んでいる瞬
間に、外部からそのディジタル・コードを変更してしま
うと、ＮＣＯは明らかに誤った値を読込んでしまう。

このようなことは制御手順がＮＣＯの繰返し同期に同期
しているような場合には起り得ない。

なぜなら、ＮＣＯがいつ前記ディジタル・コードが読込
むかが明らかであるので、その時間帯を避けて、前記デ
ィジタル・コードを変更してやれば問題は起らないから
である。

ところが前記位相差検出、同じくそのフィルタリング、
同じ＜ＮＣＯディジタル・コード変更と言う一連の制御
手順を、例んばマイクロ・コンピュータに行なわせるよ
うな場合を考えよう。

すると各制御手順はＮＣＯの繰返し同期とは完全な非同
期で行なわれる場合が出てくる。

そうなると、前に触れた問題、すなわち、変更しつつあ
るディジタル・コードをＮＣＯが読込んで誤りを犯す問
題に対し充分な配慮をしなくてはならない。

この発明の目的は制御手順がＮＣＯの繰返し同期に対し
非同期で成されるような位相同期装置において、ＮＣＯ
に加えられるディジタル・コードを全く任意の時期に変
更しでも、前記ディジタルコードの読違いを起さないＮ
ＣＯとして利用できる非同期型数値制御計数器を提供す
ることにある。

この発明によれば、クロック発振器からのクロックを、
計数器により計数し、データ・ラッチ回路の内容と等し
い数のクロックを計数すると前記計数器自らを初期値に
セットし、新たに前記データ・ラッチ回路の内容と等し
い数のクロックを計数するごとき数値制御計数器におい
て、首記計数器を初期値にセットするタイミングに対し
既知の時間差でパルスを発生する制御タイミング指示器
と、任意時間に発生する前記データ・ラッチ回路の内容
変更要求信号を受けた後、前記制御タイミング指示器の
出力を基に、前記データ・ラッチ回路に新しいデータを
読込ませる読込み信号を送り出す読込み信号発出器とを
含むことを特徴とする非同期型数値制御計数器を提供で
き、その経済性と小型さで多方面から利用されているデ
ィジタル位相同期制御を、この発明による非同期型数値
制御計数器をＮＣＯに用いることにより、ＮＣＯの繰返
し周期と完全に非同期で、制御手順を進めることができ
、コンピュータ制御態様として全く好都合になる。

次に、この発明について図面を参照して段組に説明する
。

第１図は従来の数値制御計数器のブロック図を示し、計
数器２はクロック発振器４からのクロックでカウント・
ダウンに動作を行なう。

零コード検出器１は計数器２の内容が零になったことを
検出し、計数器２ヘセツト・パルスを送り出す。

計数器２はこのセット・パルスにより、データ・ラッチ
回路３に設定されているディジクル・コードを自らにセ
ットし、前記セット・パルスの消失と同時に再びカウン
ト・ダウン動作を開始する。

データ・ラッチ回路３へのディジタル・コードの設定は
端子１００を通してラッチ・パルスを加えることにより
成される。

本数値制御計数器をＮＣＯに用いる場合、その出力とし
ては、例えば、端子１０１からの周期パルスを利用する
ことになる。

第２図はこの発明の非同期型数値制御計数器のブロック
図を示し、図中、クロック発振器４、計数器２、データ
・ラッチ回路３、零コード検出器１、端子１０１，１０
０は第１図のそれと全く同じものである。

制御タイミング指示器５と読込み信号発生器６が新しい
構成要素である。

ここで零コード検山器１は零コード以外の任意のコード
を検出する検出器として考える。

これをＭ値コード検出器と呼んでおく。

制御タイミング指示器５の構成には大別して３通りの方
法が考えられる。

（ｉ）（Ｍ＋Ｎ）値コード検出器を用いる場合この
場合、計数器２がカウント・ダウン動作をしているので
、Ｍ値コード検出器よりＮクロックだけ早く出力が出る
。

従って読込み信号発生器６は端子１０３を通してデータ
・ラッチ回路の内容変更要求信号の生起を確認すると、
内部のフリップ・フロップ回路（以下Ｆ／Ｆと言う）を
セットし、（Ｍ＋Ｎ）値コード検出器の出力を待つ。

前記（Ｍ＋Ｎ）値検出器の出力が端子１０２から加わっ
た瞬間、端子１００を通してデータ・ラッチ回路３ヘラ
ツチ・パルスを送り出し、内部のＦ／Ｆをリセットする
。

このＦ／Ｆがリセットされたことにより次に端子１０２
から制御タイミング指示器５の出力が加わっても７ツチ
・パルスは発生しない。

（ｉ＞Ｍ値コード検出器の出力を流用炉る。

この場合、読込み信号発出器６は端子１０３からのデー
タ・ランチ回路の内容変更要求信号が内部のＦ／Ｆをセ
ットし、端子１０２からの信号を待ち、この信号の到着
後、一定の時間を直いて端子１００からデータ・ラッチ
回路３ヘラツチパルスを送り出し、内部Ｆ／Ｆをリセッ
トする。

曲）Ｍ値を含むいくつかのコードの検出器を用いる場合
。

計数器２が１６ビツトでできているとすると、その内１
４ビットした検出器へ入れないような場合がこれに当る
。

この場合、計数器２の一計数周期中に、制御タイミング
指示器５は多くの出力をより頻繁に発生し、そしてどの
出力もその出力の直後を除くある一定の時間帯は計数器
２がデータ・ラッチ３から新たにコードを読込まれない
ことを保証することになる。

読込み信号発生器６の動作は（１１）の場合と全く同じ
である。

第３図はこの発明の一実施例を示し、この実施例は前の
説明の内（ｉｉｌ）の場合に該当する。

まず、計数器２は４ビツトのダウン・カウンタ２００．
２０１，２０２を３個用いて構成されている。

ダウン・カウンタ２００は直接クロック発振器４のクロ
ックで動作し、ダウン・カウンタ２０１．２０２は各々
左隣のダウン・カウンタのボロー・パルス（ダウン・カ
ウンタの内容が零になった時に出力されるパルス）で動
作している。

ダウン・カウンタ２０２のボローパルスは全ダウンカウ
ンタのセット、並列読込み入力へ加えられていて、ダウ
ン・カウンタ全てが零になった時、データ・ラッチ回路
３に設定されている値に自らを各々セットする。

データ・ラッチ回路３は４ビツトのデータ・ラッチ回路
３００，３０１．３０２を３個用いて構成されている。

１２ビツトのコードは端子３１０〜３２１を通して加え
られる。

３つのデータ・ラッチ回路３００，３０１，３０２へ同
時にラッチパルスが供給されるように接続されている。

ここで、計数器２の零コード検出はダウン・カウンタ２
０２のボロー・パルスによって成されるので、この場合
、零コード検出器１はタウン・カウンタ２０２に内蔵さ
れていると考える。

次に制御タイミング信号も、ダウン・カウンタ２００Ｊ
）ボローパルスが流用できるので、制御タイミング指示
器６もダウン・カウンタ２００に内蔵されていると考え
る。

読込み信号発生器６の動作を説明すると、まず端子１０
３からデータ・ラッチの内容変更要求信号が加えられ、
Ｆ／Ｆ６００，６０１を各々セットする。

この状態で端子１０２から制御タイミング指示信号が入
り、ゲート６０２，６０４，６０５゜６０６、ｂｉ０７
．６０８，６０９を通り、時間遅れを持って端子１００
を通り、データ・ラッチ回路３ヘラッチ信号として加わ
る。

これと同時に端子１０２へ加わった信号はＦ／Ｆ６００
をリセットし、ゲート６０２を閉鎖し、これ以上端子１
００へ信号が流れないようにし、ゲート６０８の出力は
Ｆ／Ｆ６０１をり枢ノドし、データ・ラッチの内容変更
要求信号の存在をリセットする。

第４図はこの発明の別の一実施例を示す図で、図中読込
み信号発生器６以外は全べて第３図と全く同じ構成のも
のである。

読込み信号発生器６の動作は以下の通り、まずコンピュ
ータ６８０がデータ・ラッチの内容変更要求信号を端子
１０３を通しＦ／Ｆ６００をセットし、ゲート６０２
を開ける。

この状態で端子１０２からの制御タイミング指示信号を
待ち、これが発生すると、端子１０２ゲート６０２を通
りコンピュータの割込み処理要求信号受付端子６８１へ
伝えられる。

それと同時に端子１０２からの信号はＦ／Ｆ６００を
リセットし、ゲート６０２を閉じ、端子６８１へ二重に
割込み処理要求信号が加わらないようにする。

コンピュータ６８０は端子６８１から割込み処理要求信
号を受けると直ちに端子３１０，３１１゜３１２．３１
３，３１４，３１５．３１６．３１７。

３１８．３１９．３２０．３２１に新しいコードを出力
し、同時に端子１００を通してラッチ・パルスをデータ
・ラッチ回路３へ送り出す。

これでコンピュータは割込み処理を終え、また別の処理
を続行することになる。

以上説明したように、ディジタル位相同期装置において
その制御手順がＮＣＯの繰返し同期と全く非同期に進め
られると、コンピュータによる制御手順の遂行が容易に
なり、ループ・フィルタなどもコンピュータ内でのディ
ジタル・フィルタリングに置き代えることもできる。

またこの発明の説明に当り、計数器２が全べてカウント
・ダウン動作するものとして話を進めたが、カウント・
アップ動作のものについても全く同様に話が進められる
。

例えば、第３図、第４図の実施例においＣボロー・パル
スの代りにキャリー・パルスを用いＸクロックを一周期
に動作させたい時は（計数器の最大カウント数−Ｘ）を
データ・ラッチ回路ヘセットしてやればよい。

【図面の簡単な説明】

第１図は従来の数値制御計数器のブロック図で１は零コ
ード検出器、２は計数器、３はデータ・ラッチ回路、４
はクロック発振器を各々示す。第２図はこの発明のブロック図で、１，２，３゜４は第
１図と同じひのを示し、５は制御タイミング指示器、６
は読込み信号発生器を示す。第３図および第４図はこの発明の実施例を示し図中、２
，３，４．６は第２図に同じである。

Claims

【特許請求の範囲】

１クロック発←器からのクロックを計数器により計数
し、デーレ・ラッチ回路の内容と等しい数のクロックを
計数すると、前記計数器臼らを初期値にセットし、新た
に前記データ・ランチ回路の内容と等しい数のクロック
を計数するごとき数値制御計数器において、前記計数器
を初期値にセットするタイミングに対し既知の時間差で
パルスを発生する制御タイミング指示器と、任意時間に
発生ずる前記データ・ラッチ回路の内容変換要求信号を
受けた後、前記制御タイミング指示器の出力を基に、前
記データ・ラッチ回路に新しいデータを読込ませる読込
み信号を送り出す読込み信号発生器とを含むことを特徴
とする非同期型数値制御計数器。