JPS593633U - シリアル・パラレルデ−タ変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】

第１図は本考案の実施例を示すブロック図、第２図は第
１図番部のタイムチャートである。 １・・・・・・モデムインターフェースを有するシリア
ルデータ出力回路、２・・・τ・本考案のシリアル・パ
ラレルデータ変換回路部、３・・・・・・ＤＡＭ転送転
送データ数り回路、４・・・・・・ＳＴ２発振回路、５
・・・・・・ＳＴ２制御回路、６・・・・・・送信要求
信号回路、７・・・・・・アドレスカウンタ、８・・・
・・・読み出し専用メモリ、９．１０・・・・・・シフ
トレジスタ、１１・・・・・−ＤＭＲＱ制御回路。

Claims (1)

【実用新案登録請求の範囲】
1. モデムインターフェースに準じた制御信号の送受可能な
   シリアルデータ出力回路と、ダイレクトメモリ中ＭＡ）
   転送方式によってデータ転送を行う並列データ入力回路
   との間でデータのシリアル・パラレル変換を行うシリア
   ル・パラレルデータ変換回路において、シリアルデータ
   を一時的に記憶してパラレルデータに変換する第１およ
   び第２のシフトレジスタと、転送りロックを発生する転
   送りロック発生回路と、前記転送りロック送出を制御す
   る転送りロック制御回路と、前記シリアルデータ出力回
   路の送信要求を制御する送信要求制御回路と、前記制御
   回路の出力信号によって起動し前記転送りロックをカウ
   ント讐るアドレスカウンタと、前記アドレスカウンタの
   出力に従って動作する読出し専用メモリ（ＲＯＭ）と、
   前記並列データ入力回路へダイレクトメモリアクセス要
   求を送出するダイレクトメモリアクセス要求制御回路と
   を含み、前記読出し専用メモリ（ＲＯＭ）は前記第１お
   よび第２あシフトレジスタに対して所定ビットずつシリ
   アルデータを交互に書込む第１の制御信号、前記ダイレ
   クトメモリアクセス要求に応答して前記並列データ入力
   回路から返送されるダイレクトメモリアクセスアクルッ
   ジ信号を前記第１および第２のシフトレジスタのうち書
   込中でない方のシフトレジスタに記憶データをパラレル
   出力するように制御する第２の制御信号、前記ダイレク
   トメモリアクセス要求制御回路を制御する第３の制御信
   号、前記ダイレクトメモリアクセスアクルツジ信号が所
   定期間到来しないときに前記転送りロックの送出を停止
   する第４の制御信号を発生することを特徴とするシリア
   ル・パラレル変換回路。