JPH04293A - サイリスタレオナード装置制御方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、直流モータをディジタル制御するサイリスタ
レオナード装置の電流検出方式に関し、特にＤＭＡ　（
Ｄｉｒｅｃｔ　ｉｌｅｍｏｒｙ　Ａｃｃｅ＋ｓｓ）方式
を活用した電流検出方式に関する。

Ｂ１発明の概要 本発明は、モータをディジタル制御するサイリスタレオ
ナード装置の電流検出方式において、２つのＤＭＡチャ
ネルと、２つのバッファと、常時サンプリングを繰返し
、そのデータをＤＭＡにより直接バッファにストアする
Ａ／Ｄ変換器とを備え、データのサンプリング及び処理
を同時に行い、バッファ内のデータを再構成して零電流
区間を検出し、該バッファ内のデータの加算平均を瞬時
電流とし、その処理により瞬時電流の変化を検出するこ
とにより、 直流機に流れる電流の平均値を高速かつ高精度に検出し
、電流が連続するか断続するかの検出やリップル幅の検
出などをソフトウェアで処理してハードウェアを簡単化
し、Ａ／Ｄ変換器への入力にノイズが重畳することにも
耐性を有する技術を提供するものである。

Ｃ０従来の技術 サイリスタレオナード装置においては、過電流抑制制御
等を行うために電流検出回路が設けられている、ディジ
タル制御のサイリスタレオナード装置では従来下記の如
く電流検出を行っていた。

第６図は、従来のサイリスタレオナード装置の一例を示
す構成図である。図中、６１は３相交流電源、６２は逆
並列接続された２つのサイリスタ整流回路、６３は直流
モータ、６４は電圧検出変圧器、６５は電流検出変流器
である。

同図において、直流モータ６３に流れる電流は電流検出
変流器（ＣＴ）６５より、整流器６６゜アクティブフィ
ルタ６７及びＡ／Ｄ変換器６８を介してＣＰＵバスに取
込まれる。また、この電流が断続しているか否かは、整
流器６６の出力値をコンパレータ６９で設定値と比較し
、シフトレジスタ７０を介してＣＰＵバスに取込んで検
出している。

ＣＰＵバスには、ＣＰＵ７１．ＲＡＭ７２及びＲＯＭ７
３が接続されている。尚、変圧器６４で検出される電圧
は、同期検出回路７４に人力されると共に前記シフトレ
ジスタ７０とゲート出力ポードア５を駆動し、そのゲー
ト出力ポードア５を介して、ＣＰＵ７１は前記逆並列サ
イリスタ回路６２のゲートを制御する。

Ｄ１発明が解決しようとする課題 しかしながら、従来の電流検出方式には下記の難点があ
る。第７図は、上記第６図に示した装置の各波形を示す
タイムチャートで、上方の実線は連続した電流検出波形
を示し、点線はアクティブフィルタ６７を通した波形を
示す。下方の太線は断続した電流検出波形を示し、破線
はコンパレータ６９に設定されるリファレンス（ｒｅｆ
）のレベルを示していて、太線が破線を下回ると、コン
パレータ６９は最下段に示す矩形波を出力する。

第６図に示した装置は、第７図からも明らかなように、 （１）リップルを含む電流検出の平均値を得るために、
Ａ／Ｄ変換器６８への入力を、アクティブフィルタ６７
を介しているが、このアクティブフィルタ６７により検
出に遅れを生じる。

（２）アクティブフィルタ６７を通しても、完全にリッ
プルを除去することは困難であり、Ａ／Ｄ変換器６８の
サンプリング時間によっては精度が悪くなる。また、電
流検出のリップル波形はモータの諸定数やサイリスタの
ゲート位相角によって変化する。

（３）上記電流検出の精度は、Ａ／Ｄ変換器６８の分解
能（ビット数）に左右される。

（４）逆並列サイリスタ回路６２のアーム切換えの高速
化と電流断続補償のために電流断続検出を行う必要があ
るが、上記装置ではコンバレータ６９による検出とシフ
トレジスタ７０への蓄積でその代用としている。

（５）上記の如きハードウェアの構成では、コンパレー
タのリファレンス（ｒｅｆ）の設定値ｂ＜　小さなレベ
ルであって、誤動作し易い。等解決しなければならない
数多くの課題を有する。

本発明は、このような課題に鑑みて創案されたもので、
直流機に流れる電流の平均値を高速かつ高精度に検出し
、電流が連続するか断続するかの検出やリップル幅の検
出等をソフトウェアで処理してハードウェアを簡単化し
、Ａ／Ｄ変換器への入力にノイズが重畳することにも耐
性を具備したサイリスタレオナード装置の電流検出方式
を提供することを目的としている。

８０課題を解決するための手段 本発明における上記課題を解決するための手段は、ディ
ジタル制御式サイリスタレオナード装置の電流検出方式
において、２つのＤＭＡチャネルと、２つのバッファと
、常時サンプリングを繰返し、そのデータをＤＭＡによ
り直接バッファにストアするＡ／Ｄ変換器とを備え、デ
ータのサンプリングと処理を同時に行い、バッファ内の
データを再構成して零電流区間を検出し、該バッファ内
のデータの加算平均を瞬時電流とし、その処理により瞬
時電流の変化を検出するサイリスタレオナード装置の電
流検出方式によるものとする。

１１作用 本発明は、専用のコントローラで入出力ポートを制御す
ることによりＣＰＵを煩わせずに、直接メモリへデータ
の入出力を行う方式として公知のＤＭＡ方式を活用して
直流機に流れる電流の平均値を高速かつ高精度に検出し
、電流が連続するか断続するかの検出やリップル幅の検
出等をソフトウェアで処理可能にしたもので、下記のプ
ロセスにより電流を検出する。

（１）例えば電気角１．２°（６０Ｈｚでは５５．５μ
ｓ）程度の固定したタイマーで、常時Ａ／Ｄ変換器より
電流をサンプリングする。

（２）サンプリングしたデータは、電源に同期して例え
ば６０°毎にＲＡＭ内の２つのバッファにＤＭＡで交互
にストアする。

（３）上記の電源の例えば６０°毎の同期信号で、割込
みによりソフトウェアによる電流検出演算を起動する。

（４）上記割込み処理では、２つのバッファのうちスト
ア中でない方のバッファの内容を参照して平均値及び零
電流区間を算出する。

（５）更に、上記の演算結果を使用して、電流制御及び
サイリスタ点弧角制御の演算を行う。

Ｇ、実施例 以下、図面を参照して、本発明の実施例を詳細に説明す
る。

第１図は、本発明の一実施例の構成図である。

図中、■は３相交流電源、２は逆並列接続した２つのサ
イリスタ整流回路、３は直流モータ、４は電圧検出変圧
器、５は電流検出変流器である。同図において、直流モ
ータ３に流れる電流は電流検出変流器（ＣＴ）５より整
流器６に取出されるが、本装置では整流器６にサンプル
ホールド回路７が接続されていて、サンプルホールド回
路７よりＡ／Ｄ変換器８及び入力ボート９を介してＣＰ
Ｕバスにデータを取込む。Ａ／Ｄ変換器８は、一定周期
のトリガを発生するタイマー１０によりサンプルホール
ド回路７から一定時間毎常に電流データをサンプリング
する。このサンプル周期は、後記するソフトウェア処理
で行われる平均値演算の精度向上のためには短いほど良
いが、本実施例では前記サンプルホールド回路７の応答
時間及びＡ／Ｄ変換器８の変換時間を考慮して、５０μ
ｓ程度（電気角１〜１．２°）にセットする。

ＣＰＵバスには、ＣＰＵＩＩ及びＲＡＭ１２とＤＭＡコ
ントローラ（以下ＤＭＡＣと略称する）１３、同期検出
回路１４が接続されている。尚、前記変圧器４で検出さ
れた電圧が同期検出回路１４に使用される。

Ａ／Ｄ変換が完了すると、前記Ａ／Ｄ変換器８の端子Ｅ
　ＯＣ（Ｅｎｄ　Ｏｒ　Ｃｏｎｖｅｒｔ）にＤＭＡ要求
を発生させる。

第２図は、上記実施例の波形のタイムチャートである。

同図において、（ａ）は同期検出状態を示し、（ｂ）は
ＤＭＡのＲＯ（バッファ０）。

（Ｃ）はＤＭＡのＲ１（バッファ１）、（ｄ）はＣＰＵ
ＩＩの電流検出演算、（ｅ）はＣＰＵＩＩの電流制御演
算、（ｆ）は出力電流を示している。

（ａ）の同期検出は、電気角６０°の同期信号で、第１
図の同期検出回路１４よりゲートロジックに送られて、
前記ＤＭＡ要求をＤＭＡＣ１３のＲＯ又はＲ１に振分け
る。ＤＭＡＣ１３はこの要求に従って入力ボート９を制
御し、第３図にメモリの構成を示すＲＡＭ１２のバッフ
ァ０又はバッファ１にＡ／Ｄ変換器８からのデータをス
トアする。

このとき、ＣＰｔＪＰｔ上メモリの人出制御は言うまで
もなく　ＤＭＡＣ１３が行うので、ＣＰＵＩＩの演算処
理は何ら影響を受けない。このようにして、６０″内の
数十回分のサンプリングデータがバッファ０及びバッフ
ァｌに常時ストアされることになる。電源よりの同期信
号は、外的要因又は内的要因によって、必ずしも６０°
一定でな（、±２°程度の変動はあるが、ＤＭＡＣｌ　
３内にはストアしたデータの個数を計数するカウンタが
第３図に示す如くバッファ毎に配設されていて、平均値
をとる際にこのカウンタを読んでベースとすれば、サン
プル数による演算結果の変動はなくなる。

本実施例の電流検出演算は、同期検出回路１４より６０
°毎の同期検出信号でＣＰＵＩＩへの割込みにより、第
２図に示すタイミングで起動される。

第４図はその電流検出演算のソフトウェア処理の一例を
示すフローチャートで、同図において、フローが開始さ
れると、まず、第２図の（ａ）に示した同期検出信号の
レベルがＯＮかＯＦＦかを判断し、処理するバッファを
選択する（直前までストアを行っていたバッファが選択
されることになる）。次に、選択したバッファの内容を
すべて加算する。加算するデータの個数はＤＭＡＣｌ　
３の前記カウンタから読出したＮである。続いて、全加
算値（ＳＵＭ）をこのＮで除して６０’区間内の平均電
流値（Ｉａ）を得る。

第５図は断続検出を説明するタイムチャートである。以
下、第５図を参照しつつ第４図のフローを説明する。フ
ローは零電流区間の探索に移り、まず前回のサンプルデ
ータを転送し、今回のバッファに接続する。この処理は
、第５図に示す如く同期信号と実際の電流の位相が一定
でないので、図中ｎで示すような探索の区間をオーバー
ラツプさせる。このため、現在処理しているバッファが
例えば第３図に示したメモリ構成のバッファＯであると
、前回処理したバッファの後尾５〜１０’分のデータ、
例えば第３図に示したバッファ１の一１１Ｎ−２〜ｉｌ
Ｎをバッファ０の直前に転送する。このときソースとな
るバッファ即ちバッファ１は先頭から順に現在値をスト
ア中であるが、第３図のメモリ下方に長さｎで示す後尾
５〜１０゜分のデータまではストア処理されてなく前回
のデータのままであり、影響は受けない。

ここで第４図のフローは、零区間のカウンタ値をＺＣＣ
，演算値をＺＣＸ、データ長をＺＣＮ、実際の区間をＺ
Ｎとすると、カウンタ値ＺＣＣ及び演算値ｚＣＸを初期
化し、実際の区間Ｎにｎを加算しておいて、零電流の設
定閾値Ｚ　ｒｅｒ以下のデータが最長で何個あるかを探
索することにより、零電流区間の長さｚＣＸを求める。

このとき探索の範囲は、第３図のメモリでＮＱ＋ｎで示
されるように、前回の後尾を含めたデータになる。

上記の処理で得られた平均電流１ａは、後続のフローで
電流制御演算に使用され、零電流区間の長さｚＣＸは、
更にフローの後続部分で正逆のサイリスタアームの切換
えや位相角制御、電流断続補償等に使用される。

本実施例は、下記の効果で明らかである。

（１）ディジタル制御式のサイリスタレオナードに流れ
る電流を５０μｓ程度の高速でサンプルし、その平均値
を算出しているので、Ａ／Ｄ変換器の分解能以上の精度
が得られる。

（２）電源の６０°に同期させて２つのバッファにスト
アしているので、サンプリング及びデータ処理を同時に
行い、検出が高速である。

（３）平均値を使用しているので、誤動作の影響を受は
難い。

（４）電流値は、常時サンプリングされて、ストアされ
るので、後続のデータ処理が容易である。

（５）電流検出値は同期信号の変動や電流リップルの位
相の影響を受けない。

Ｈ１発明の効果 以上述べたとおり、本発明によれば、直流機に流れる電
流の平均値を高速かつ高精度に検出し、電流が連続する
か断続するかの検出やリップル幅の検出をソフトウェア
で処理してハードウェアを簡単化し、Ａ／Ｄ変換器への
入力にノイズが重畳することにも耐性を備えたサイリス
タレオナード装置の電流検出方式を提供することができ
る。

【図面の簡単な説明】

第１図は本発明の一実施例の構成図、第２図は実施例の
波形のタイムチャート、第３図は実施例に使用されるメ
モリの構成図、第４図は実施例の動作のフローチャート
、第５図は断続検出を説明するタイムチャート、第６図
は従来例の構成図、第７図は従来例の波形のタイムチャ
ートである。 １．６１・・・３相交流電源、２．６２・・・逆並列接
続サイリスク整流回路、３，６３・・・直流モータ、４
．６４・−・電圧検出変圧器、５，６５・・・電流検出
変流器、６，６６・・・整流器、７・・・サンプルホー
ルド回路、８，６８・・・Ａ／Ｄ変換器、９・−・入力
ボート、１０・−・タイマー　１１．７１・・・ＣＰＵ
、１２゜７２・−・ＲＡＭ、１３・・・ＤＭＡＣ１１４
，７４−９，同期検出回路、６７・・・アクティブフィ
ルタ、６９・・・コンパレータ、７０・・・シフトレジ
スタ、７３・・・ＲＯＭ、７５・−・ケート出力ポート
。

Claims (1)

【特許請求の範囲】
1. （１）ディジタル制御式サイリスタレオナード装置の電
   流検出方式において、 ２つのＤＭＡチャネルと、２つのバッファと、常時サン
   プリングを繰返し、そのデータをＤＭＡにより直接バッ
   ファにストアするＡ／Ｄ変換器とを備え、データのサン
   プリング及び処理を同時に行い、バッファ内のデータを
   再構成して零電流区間を検出し、該バッファ内のデータ
   の加算平均を瞬時電流とし、その処理により瞬時電流の
   変化を検出することを特徴とするサイリスタレオナード
   装置の電流検出方式。