JPS5936468B2 - 同期回路 - Google Patents

Description

【発明の詳細な説明】 この発明は例えばテレビジョン受像機において、テレビ
ジョン信号に同期させて各種信号処理や回路の制御を行
なうような場合に必要な基準信号を生成導出する基準信
号発生回路に好適な同期回路に関する。

例えば、テレビジョン受像機において、テレビジョン信
号に同期させて各種信号処理や回路制御を行なう場合、
テレビジョン信号の所望位置に同期した基準信号を生成
導出する基準信号発生回路が必要である。

この場合、カウンタ回路を有する同期回路を用い、ビデ
オ信号より分離された水平同期信号あるいは垂直同期信
号に前記カウンタ回路のカウント動作を同期させ、この
カウンタ回路の出力に基づいてテレビジョン信号の所望
位置に同期した基準信号を得るようにしている。

第１図は例えば水平同期信号ＳＨを用いて基準信号を生
成する為の基準信号発生回路である。

図中、１１はビデオ信号の入力端であり、この入力端１
１に供給されたビデオ信号より水平同期分離回路１２に
よつて水平同期信号ＳＨが分離される。この分離された
水平同期信号ＳＨは自動周波数制御（ＡＦＣ）回路１３
に供給され、この水平ＡＦＣ回路１３によつて前記水平
同期信号ＳＨに同期したパルスが導出される。第２図ａ
に示すものは水平同期分離回路１２によつて分離された
水平同期信号ＳＨであり、同図ｂに示すものは水平ＡＦ
Ｃ回路１３の出力パルスＰ１である。このパルスＰ１は
リセット制御回路１４に供給され、このリセット制御回
路１４によつて第２図ｃに示す如き前記パルスＰ１の立
ち上がり付近に同期したパルスＰ２が導出される。この
パルスＰ２はカウンタ回路１５にリセットパルスとして
供給される。このカウンタ回路１５はクロック信号ＣＰ
のカウントを行なうもので、そのカウント出力はＲＯＭ
回路１６に供給される。なお、水平同期分離回路１２、
水平ＡＦＣ回路１３、りセツト制御回路１４、カウンタ
回路１５によつて同期回路が構成される。前記ＲＯＭ回
路１６はカウンタ回路１５の出力に基づいて、テレビジ
ヨン信号の所望位置に同期した基準信号Ｐ３を導出する
。この基準信号Ｐ３としては例えばパルスである。また
、このＲＯＭ回路１６からは前記りセツト制御回路１４
に第２図ｄに示す如き禁止ノ勺レスＰ４が供給される。

この禁止パルスＰ４は次のような機能を果す。すなわち
、カウンタ回路１５のりセツトは１度で良いので、ある
時刻におけるりセツトパルスＰ２によつてカウンタ回路
１５がりセツトされると、これ以後のりセツトパルスＰ
２は禁止パルスＰ４の作用によりカウンタ回路１５に供
給されなくなる。これを具体的に言うと、例えば電源投
入時やチヤンネル切換時、あるいはテレビジヨン信号の
伝送歪等による同期乱れ時等においては、カウンタ回路
１５のカウント動作は水平同期信号ＳＨに同期せず任意
に動作することになる。したがつてこの状態では禁止パ
ルスＰ４とりセツトパルスＰ２との位相がずれ、りセツ
トパルスＰ２は禁止パルスＰ４の発生期間に収まらない
ことになる。この為、電源投入時等には略１番最初に発
生したりセツトパルスＰ２によつてカウンタ回路１５が
りセツトされる。これによりカウンタ回路１５のカウン
ト動作はテレビジヨン信号に同期したことになり、後は
所定のカウント動作を循環的に繰り返して行くので、略
２番目以降のりセツトパルスＰ２をカウンタ回路１５に
供給する必要はない。そこでカウンタ回路１５が略１番
最初のりセツトパルスＰ２によつてりセツトされると、
ＲＯＭ回路１６から導出される禁止パルスＰ４は、略２
番目以降のりセツトパルスＰ２に対しては位相が合うよ
うにその発生タイミングが制御される。これにより略２
番目以降のりセツトパルスＰ２はカウンタ回路１５に供
給されなくなる。しかしながら、上記の如き同期回路で
は、水平ＡＦＣ回路１３でその出力パルスＰ１を水平同
期信号ＳＨに同期されるようにしたとしても、水平ＡＦ
Ｃ回路１３の出力パルスＰ１にはどうしてもジツタが生
じやすく、特にビデオ信号にゴーストが含まれるような
場合はこのジツタが大きくなる。

このような場合、りセツトパルスＰ２は度々禁止パルス
Ｐ４外に発生するようになり、その度にカウンタ回路１
５がりセツトされるようになり、テレビジヨン信号に同
期した基準信号Ｐ３を得ることができない。この場合、
禁止パルスＰ４のパルス幅を大きくすればカウンタ回路
１５が度々りセツトされるということがないので、基準
信号をテレビジヨン信号に同期させることができる。但
し、この場合、カウンタ回路１５をりセツトしたりセツ
トパルスＰ２の発生位置によつては、得られる基準信号
Ｐ３がテレビジヨン信号の所望位置に対して位相がずれ
た状態で同期する可能性がある。また、この場合カウン
タ回路１５がりセツトされた後で、テレビジヨン信号の
位相が何らかの原因でシステム上不都合な状態まで変動
しても、りセツトパルスＰ２が禁止パルスＰ４の期間外
にずれない為にカウンタ回路１５がりセツトされないと
いう場合が生じやすく基準信号Ｐ３の同期調整がなされ
ないという不具合が生じやすい。したがつてこのように
して生成される基準信号を、テレビジヨン信号との同期
に厳しいものが要求されるような信号処理や回路制御に
用いることはできない。この発明は上記の事情に対処す
べくなされたもので、カウンタ回路のカウント動作を繰
り返し信号に正確に同期させることのできる同期回路を
提供することを目的とする。以下、図面を参照してこの
発明の実施例を詳細に説明する。

第３図はこの発明の一実施例を示すもので、第１図に示
すりセツト制御回路１４の代わりにカウンタ補正回路１
？を用い、かつそれぞれ時間幅の異なる２つの禁止パル
スを用いた以外は第１図の基準信号発生回路と同様なの
で同一部には同一符号を付し、詳細な説明を省略する。

すなわち、水平同期分離回路１２からは第４図ａに示す
如き水平同期信号ＳＨが導出され、水平ＡＦＣ回路１３
からは第４図ｂに示す如きパルスＰ１が導出される。こ
の水平ＡＦＣ回路１３の出力パルスＰ，はカウンタ補正
回路１７に供給され、例えばカウンタ回路１５のカウン
ト用として用いられるクロツク信号ＣＰを使つてサンプ
リングされる。これによりパルスＰ，の立ち上がり付近
で第４図ｃに示す如きりセツトパルスＰ２が生成される
。電源投入時やチヤンネル切換時、あるいは同期乱れ時
は上記の如く生成されたりセツトパルスＰ２の略１番最
初のパルスＰ２がカウンタ回路１５に供給され、これを
りセツトする。これによりカウンタ回路１５のカウント
動作は水平同期信号ＳＨに対しだいたい同期したものと
なる。ところで、前記カウンタ補正回路１７にはＲＯＭ
回路１６より第４図ｄに示す如き禁止パルスＰ４，Ｐ５
が供給されている。電源投入時等には例えば禁止パルス
Ｐ４が供給されており、この場合、禁止パルスＰ４は略
１番最初のりセツトパルスＰ２に対しては大抵位相が合
わないが、カウンタ回路１５がりセツトされることによ
り位相が合うようになる。これにより略２番目以降のり
セツトパルスＰ２はカウンタ回路１５に供給されなくな
る。但し、この場合の禁止パルスＰ４のパルス幅は第２
図ｄに示す禁止パルスＰ４のパルス幅よりも大きく設定
され、具体的にはこの同期回路が利用されるシステムに
おいて、所定の動作を得るのに許容できるりセツトパル
スＰ２のずれ範囲以上の時間幅に設定されている。した
がつて、りセツトパルスＰ２が禁止パルスＰ４の発生期
間外に外れることはほとんどなく、カウンタ回路１５の
カウント動作は水平同期信号ＳＨに略同期したものとな
る。但し、この場合、１番最初のりセツトパルスＰ２の
発生位置によつては、カウンタ回路１５のカウント動作
が正規の水平同期信号位置に同期されない場合もある。
つまり、１番長初のりセツトパルスＰ２によるカウンタ
回路１５のりセツトでは、カウンタ回路１５のカウント
動作を水平同期信号ＳＨのだいたいの位置に同期させた
にすぎない。カウンタ回路１５のカウント動作を正規の
水平同期信号位置に同期させる為の補正は、前記カウン
タ補正回路１７によつてなされる。

前記カウンタ補正回路１７は、りセツトパルスＰ２を生
成する他に、次のような動作を行なう。すなわち、この
カウンタ補正回路１７は禁止パルスＰ４の発生期間にお
いて、りセツトパルスＰ２が、どの位置に発生したかを
検出し、この検出結果を１周期（１水平走査周期）前の
禁止パルスＰ４の発生期間における検出結果に加算する
。このように各水平走査周期毎にりセツトパルスＰ２の
発生位置を巡回的に検出し、この検出結果を累算して行
くことにより、りセツトパルスＰ２の分布状態を知るこ
とができる。こうして所定の累算結果が得られたら、累
算動作を停止せしめ、りセツトパルスＰ２が一番多く発
生している位置を検出する。この検出位置は正規の水平
同期信号ＳＨ位置とみなせる。こうしてりセツトパルス
Ｐ２が一番多く発生する位置が検出されたら、次の水平
走査期間の禁止パルスＰ４の発生期間において、カウン
タ補正回路１７は前記検出位置に基づいて、カウンタ回
路１５を強制的にりセツトする。これによりカウンタ回
路１５のカウント動作は正規の水平同期信号位置に同期
したことになる。したがつてＲＯＭ回路１６から発生さ
れる基準信号Ｐ３もテレビジヨン信号の所望位置に同期
したことになる。ところで、前記禁止パルスＰ４は、上
述した如くこの同期回路が利用されるシステムにおいて
、所定の動作を得るのに許容できるりセツトパルスＰ２
のずれ範囲以上の時間幅に設定されているので、りセツ
トパルスＰ２の発生位置の累算結果に基づいてカウンタ
回路１５をりセツトしてからでも、禁止パルスＰ４を用
いてりセツトパルスＰ２のカウンタ回路１５への供給を
禁止していると次のような不具合が生じる。すなわち、
何らかの原因でテレビジヨン信号の位相が変化し、その
変化位置に固定された為に、リセツトパルヌＰ２がシス
テムの所定動作を得るのに許容できるずれ範囲以上にず
れたとしても、禁止パルスＰ４の時間幅が長いので、カ
ウンタ回路１５がりセツトされないという事態が生じや
すい。この為、カウンタ補正回路１７によるカウンタ回
路１５のカウント動作の補正がなされず、基準信号Ｐ３
はテレビジヨン信号に対してその所望位置とは位相がず
れた位置に同期したままになるといつた不具合が生じる
。そこで前記カウンタ補正回路１７によるカウンタ回路
１５のカウント動作の補正が終了すると、前記ＲＯＭ回
路１６からは禁止パルスＰ４の代わりに禁止パルスＰ５
が供給される。この禁止パルスＰ５の時間幅は、例えば
システムにおいて所定動作を得るのに許容できるりセツ
トパルスＰ２のずれ範囲に略等しくなるように設定され
ている。したがつてカウンタ回路１５の補正がなされた
後でも、リセツトパルヌＰ２が、システムにおいて所定
動作を得ることができる範囲よりわずかでも外れると、
カウンタ補正回路１７によるカウンタ回路１５の補正が
なされる。この場合、禁止パルスは今度はＰ５よりＰ４
に切り換えられる。以上のようにしてりセツトパルスＰ
２の累算動作及びカウンタ回路１５の補正が繰り返され
る。なお、カウンタ補正回路１７が累算動作を行なつて
いる間は、基準信号Ｐ３を発生させるようにしても良い
し、発生させないようにしても良いことは勿論である。

また、禁止パルスＰ４，Ｐ，はＲＯＭ回路１６で毎水平
周期毎、それぞれクロツク信号ｎ個分、ｍ（ｎ＞ｍ）個
分のパルスとして生成導出され、このＲＯＭ回路１６に
よつて累算動作の開始及び終了に略等しいタイミングで
それぞれ禁止パルスＰ，→Ｐ４，及びＰ４→Ｐ，へ切り
換えられる。第５図はカウンタ補正回路１７の具体的な
回路構成の一例を示すものである。

１？ａはサンプリング回路で、水平ＡＦＣ回路１３の出
力パルスＰ，をクロツク信号ＣＰによつてサンプリング
することによりりセツトパルスＰ２を導出する。

そして電源切換時やチヤンネル切換時、あるいは同期乱
れ時等においては、サンプリング回路１？ａによらて略
１番最初にサンプリングされたりセツトパルスＰ２がり
セツトパルス切換回路１７ｂを介してカウンタ回路１５
に供給され、これをりセツトする。これにより水平同期
信号に対するカウンタ回路１５のカウント動作のだいた
いの同期が取られる。このりセツトパルス切換回路１７
ｂには禁止パルスＰ４も供給されており、略２番目以降
のりセツトパルスＰ２をカウンタ回路１５へ供給するこ
とを禁止している。サンプリング回路１７ａによつてサ
ンプリングされたりセツトパルスＰ２はまた、禁止パル
スＰ４の発生期間において、クロツク信号Ｃｐの繰り返
し周期のタイミングでバツフアメモリ１？ｃに記憶され
る。

すなわち、禁止パルスＰ４の時間幅はクロツク信号ＣＰ
ｎ個分に設定されており、バツフアメモリ１７ｃ４：，
ｎ個の記憶部を有する。したがつてサンプリング回路１
？ａのサンプリング動作において、禁止パルスＰ４の発
生期間に得られた″１”（りセツトパルス）、゛０”の
デジタル信号は、バツフアメモリ１７ｃの対応する記憶
部に順次書き込まれる。こうして禁止パルスＰ４の発生
期間において、バツフアメモ１月Ｉｃへのりセツトパル
スＰ２情報の書き込みが終了すると、次の水平同期信号
が分離されるまで以下のような動作がなされる。

すなわち、バツフアメモリ１７ｃの記憶データは加算回
路１７ｄによつてメモリ回路Ｉｌｅの記憶データに加算
される。すなわちこのメモリ回路１７ｅはバツフアメモ
リ１７ｃ（１）ｎ個の記憶部に各対応するｎ個の記憶部
を有する。このメモリ回路１７ｅの各記憶部は例えばｌ
ビツトのデジタルデータを形成可能とされている。上記
構成においては、バツフアメモリ１７ｃの各記憶部のデ
ータが順次加算回路１７ｄに読み出される。この時、加
算器１７ｄには、さらにバツフアメモリ１７ｃからのデ
ータ読み出しタイミングに同期して、メモリ回路１７ｅ
の各記憶部のｌビツトのデジタルデータも順次読み出さ
れる。この動作中、バツフアメモリ１７ｃの記憶部のデ
ータは加算回路１７ｄによつてメモリ回路１７ｅの対応
する記憶部のデータに加算される。加算演算が終了した
ｌビツトのデジタルデータは、メモリ回路１？ｅ中の読
み出し時と同じ記憶部へ再び書き込まれる。ｎ個の相対
応する記憶部に対して上記動作を完了すると、ある水平
走査期間における加算動作は終了したことになる。以上
の動作を水平走査周期毎に行なうことにより、メモリ回
路１７ｅのｎ個の記憶部のうちりセツトパルスＰ２が一
番多く発生する位置に対応する記憶部のデジタルデータ
値が増大する。１？ｆは累算判定回路で、例えば前記メ
モリ回路１７ｅのｎ個の記憶部のうち１つの記憶部でも
その最上位ビツトが゛１”になつたら、ｎ個の記憶部ま
で加算演算終了後、累算停止信号Ｐ６を導出する。

この累算停止信号Ｐ６によつて、例えばバツフアメモリ
１７ｃ）加算回路１７ｄ）メモリ回路１７ｅを駆動制御
する為に、ＲＯＭ回路１６から発生されるタイミングパ
ルスが停止され、累算動作が停止する。りセツトパルス
Ｐ２の累算が終了すると、この直後に発生する禁止パル
スＰ４の期間において、前記累算判定回路１７ｆはメモ
リ回路１７ｅ（７）ｎ個の記憶部の最上位ビツトを、ク
ロツク信号の繰り返し周期と同様のタイミングで読み出
し、りセツトパルス切換回路１７ｂに供給する。

このりセツトパルス切換回路１７ｂはメモリ回路１７ｅ
からの最上位ビツトの読み出しデータをカウンタ回路１
５に供給する。これによりカウンタ回路１５は、゛１”
が記憶されている最上位ビツトが読み出されたタイミン
グでりセツトされる。また、このタイミングに略等しい
タイミングで、ＲＯＭ回路１６から供給される禁止パル
スはＰ４からＰ５に切り換る。前記りセツトパルス切換
回路１７ｂはまた、禁止パルスＰ５とりセツトパルスＰ
２の位相がずれた場合に、累算動作停止解除信号Ｐ７を
ＲＯＭ回路１６に供給する。

これにより、ＲＯＭ回路１６はバツフアメモリ１７ｃや
加算回路１７ｄ１メモリ回路１７ｅを駆動制御する為の
タイミングパルヌをこれら回路に供給するようになるの
で、上述したりセツトパルスＰ２の累算動作がなされる
。また、この場合、禁止パルスＰ５よりＰ４に切り換え
られる。以上詳述したこの実施例によれば次のような効
果がある。

まず、りセツトパルスＰ２の発生位置の分布状態を検出
し、りセツトパルスＰ２の１番多く発生する位置でカウ
ンタ回路１５をりセツトするように構成しているので、
カウンタ回路１５のカウント動作が正規の水平同期信号
位置に同期する確率が非常に高い。したがつて基準信号
Ｐ３としても、テレビジヨン信号の所望位置に正確に同
期したものを得ることができ、テレビジヨン信号との同
期に厳しいものが要求される信号処理や回路制御用の基
準パルスを生成導出するのに好都合である。また、水平
ＡＦＣ回路１３の出力パルスＰ，より得られるりセツト
パルスＰ２を用いて、カウンタ回路１５のカウント動作
と水平同期信号ＳＨとのだいたいの同期を取ることによ
り、禁止パルスＰ４とりセツトパルスＰ２との位相合わ
せを行ない、しかも禁止パルスＰ４の時間幅を必要以上
に大きく設定している。

したがつて、りセツトパルスＰ２の累算動作中に、りセ
ツトパルスＰ２がジツタしてもこれが禁止パルスＰ４期
間から外れてしまうということがないので、りセツトパ
ルスＰ２の累算動作を正確に行なうことができ、累算動
作によつて得られるカウンタ補正情報の信頼性が高い。
また、カウンタ補正回路１７が累算動作を行なつていな
い時は、禁止パルスとしてＰ５が供給されているので、
りセツトパルスＰ２がシステムにおいて所定の動作を得
るのに許容できる範囲外にずれた場合に、確実にカウン
タ回路１５の補正を行なうことができ、カウンタ回路１
５の動作の信頼性を向上させることができる。なお、先
の実施例では、禁止パルスＰ４を用いてりセツトパルス
Ｐ２が一番多く発生する位置を検出し、カウンタ回路１
５のカウント動作を補正した後は、禁止パルスをＰ４か
らＰ５に切り換え、リセツトパルヌＰ２が禁止パルスＰ
５の発生期間から外れたら禁止パルスをＰ５からＰ４に
切り換え、りセツトパルスＰ２を累算しカウンタ回路１
５のカウント動作を補正するという動作を繰り返すよう
に構成した場合について説明したが、次のようにも実施
可能である。

すなわち、禁止パルスＰ４は、りセツトパルスＰ２の位
相変化を検出する為に用い、禁止パルスＰ，は、累算判
定回路１７ｆの出力の位相変化を検出する為に用いる。
したがつて電源投入時等には、略１番目のりセツトパル
スＰ２がカウンタ回路１５に供給されこれをりセツトす
る。そして路次以降のりセツトパルスＰ２に対しては禁
止パルスＰ４が同期し、リセツトパルヌＰ２は禁止パル
スＰ４の発生期間バツフアメモリ１７ｃに読み込まれ、
メモリ回路１７ｅに累算データが書き込まれる。そして
累算動作が終了し、メモリ回路１７ｅの各記憶部の最上
位ビツトを読み出し、カウンタ回路１５のカウント動作
の補正が完了すると、ＲＯＭ回路１６はメモリ回路１７
ｅを初期状態にりセツトする。この時、前記禁止パルス
Ｐ５は″１゛なるデータが記憶された最土位ビツトの読
み出しタイミングに同期するように位相が制御されてい
る。上記の如くメモリ回路１７ｅが初期状態にりセツト
されると、ＲＯＭ回路１６は再び累算動作を行なわしめ
るようにバツフアメモリ１７ｃ１加算回路１７ｄ１メモ
リ回路１７ｅを駆動する。こうして累算動作が終了して
、最上位ビツトの読み出しが始まるが、位相変化がなけ
れば″１゛なる最上位ビツトの読み出しタイミングは禁
止パルスＰ５の発生期間に当り、カウンタ回路１５はり
セツトされない。このようにりセツトパルスＰ２を累算
し、最上位ビツトを読み出したら、メモリ回路１７ｅを
りセツトし、累算及び最上位ビツトの読み出しを繰り返
す。この場合、何らかの原因でりセツトパルスＰ２の位
相が変化すると、”１”なるデータが書き込まれた最上
位ビツトの読み出しタイミングが禁止パルスＰ５の発生
期間から外れるので、カウンタ回路１５のカウント動作
が補正される。このような構成においては、先の実施例
に比べ水平同期信号に対するカウンタ回路の同期をさら
に正確に取ることができる。

すなわち、水平同期信号ＳＨの位相変化を累算処理した
信号より求めているので、カウンタ回路１５の補正は水
平ＡＦＣ回路１３の出力パルスＰ１のジツタ等の影響を
受けにくくなり、何らかの原因でテレビジヨン信号の位
相が変化してその変化位置に位相が固定されてしまうよ
うなスタテイツクな位相変化に対してのみ忠実に同期を
取ることができるからである。また、りセツトパルスＰ
２を狭くできる利点もある。なお、この発明は先の実施
例に限定されるものではない。

例えばりセツトパルスＰ２を直接カウンタ回路１５に供
給することなく、常に累算演算された結果のみでカウン
タ回路１５をりセツトするようにしても良い。この場合
、この発明でいうところの第２の基準パルスはりセツト
パルスＰ２、及びりセツトパルスＰ２の累算結果のカウ
ンタ回路１５への供給を禁止するといつた機能は持たな
いが、りセツトパルスＰ２、及びりセツトパルスＰ２の
累算結果がこの第１，第２の基準パルスの発生期間から
外れるたびにカウンタ回路１５をりセツトすることは勿
論である。またこの発明の同期回路は垂直同期信号を用
いて基準信号を得るような基準信号発生回路に適用して
も良いし、テレビジヨン信号とは異なる信号を同期対象
とするような基準発生回路に適用しても良い。また、適
用が基準信号発生回路にのみ限定されるものではない。
このようにこの発明によれば、カウンタ回路のカウント
動作を繰り返し信号に正確に同期させることができる同
期回路を提供することができる。

【図面の簡単な説明】

第１図は従来の同期回路を示すプロツク構成図、第２図
ａ乃至ｄは第１図の回路の動作を説明する為の各部の信
号波形図、第３図はこの発明に係る同期回路の一実施例
を示すプロツク構成図、第４図ａ乃至ｅは第３図の回路
の動作を説明する為の各部の信号波形図、第５図は第３
図の回路の要部一の具体的回路構成の一例を示すプロツ
ク構成図である。 １５・・・・・・カウンタ回路、１６・・・・・・ＲＯ
Ｍ回路、１７・・・・・・カウンタ補正回路、１７ａ・
・・・・サンプリング回路、１７ｂ・・・・・・りセツ
トパルス切換回路、１７ｃ・・・・・バツフアメモリ、
１７ｄ・・・・・・加算回路、１７ｅ・・・・・・メモ
リ回路、１７ｆ・・・・・・累算判定回路。

Claims (1)

【特許請求の範囲】
1. １ 分離された同期信号に追随したパルスを出力する同
   期パルス発生手段と、この同期パルス生成手段の出力パ
   ルスを巡回的に抽出するとともにこれを累積することに
   より、前記同期パルスの平均的位相を検出し、これに応
   じてサンプル位相情報を発生するサンプル位相情報発生
   手段と、このサンプル位相情報発生手段によりリセット
   され、所定のクロック信号を計数するカウンタ回路と、
   このカウンタ回路の出力状態に応じて前記サンプル位相
   情報発生手段のパルス幅に対してパルス幅の広い第１の
   基準パルスまたはこの第１の基準パルスよりもパルス幅
   の狭い第２の基準パルスを発生するとともに、前記第１
   および第２の基準パルス期間中に前記サンプル位相情報
   発生手段の出力パルスが存在するか否かを判別し、前記
   第１または第２の基準パルス期間中に前記出力パルスが
   存在する場合のみ前記カウンタ回路をリセットするカウ
   ンタ補正手段と、このカウンタ補正手段によつてリセッ
   トされる前記カウンタ回路の出力状態に応じて前記カウ
   ンタ補正手段に供給する前記第１または第２の基準パル
   スを選択的に切換える切換手段とを具備した同期回路。