JPS5936755B2 - キ−アサイナ - Google Patents
キ−アサイナInfo
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- JPS5936755B2 JPS5936755B2 JP51078646A JP7864676A JPS5936755B2 JP S5936755 B2 JPS5936755 B2 JP S5936755B2 JP 51078646 A JP51078646 A JP 51078646A JP 7864676 A JP7864676 A JP 7864676A JP S5936755 B2 JPS5936755 B2 JP S5936755B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- priority
- key
- block
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G10—MUSICAL INSTRUMENTS; ACOUSTICS
- G10H—ELECTROPHONIC MUSICAL INSTRUMENTS; INSTRUMENTS IN WHICH THE TONES ARE GENERATED BY ELECTROMECHANICAL MEANS OR ELECTRONIC GENERATORS, OR IN WHICH THE TONES ARE SYNTHESISED FROM A DATA STORE
- G10H1/00—Details of electrophonic musical instruments
- G10H1/18—Selecting circuits
- G10H1/183—Channel-assigning means for polyphonic instruments
- G10H1/185—Channel-assigning means for polyphonic instruments associated with key multiplexing
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M11/00—Coding in connection with keyboards or like devices, i.e. coding of the position of operated keys
- H03M11/20—Dynamic coding, i.e. by key scanning
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S84/00—Music
- Y10S84/02—Preference networks
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S84/00—Music
- Y10S84/23—Electronic gates for tones
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- Acoustics & Sound (AREA)
- Multimedia (AREA)
- Electrophonic Musical Instruments (AREA)
- Input From Keyboards Or The Like (AREA)
Description
【発明の詳細な説明】
本発明は電子楽器のキーアサイナに関するものである。
電子オルガンのように多数のキースイツチを有する電子
楽器において、スイツチの開閉情報を所望とする回路に
転送する場合、スイツチと回路間を直接接続すると配線
量がぼう大なものとなり不経済である。
楽器において、スイツチの開閉情報を所望とする回路に
転送する場合、スイツチと回路間を直接接続すると配線
量がぼう大なものとなり不経済である。
また回路を集積化するためには接続ピン数が限定される
からこの増加は集積化をさまたげる原因となる。さらに
音源も電子オルガンのように指１０本、足２本という限
定からすれば発音数は最大１２音であり、１２の音源が
あれば十分である。このことからスイツチの開閉情報を
１２のチヤンネルに振り分けることが回路数を減少し経
済的なものとし集積化を可能とすることは明らかである
。そこで各キースイツチを所定のクロツクにより順次走
査することにより、オンオフの情報をＴＯＭ（時分割多
重）方式またはこれと同期してＰＣＭ（パルス符号変調
）信号としてキーコードを多重化して所望の回路に振り
分けるという方式が用いられた。
からこの増加は集積化をさまたげる原因となる。さらに
音源も電子オルガンのように指１０本、足２本という限
定からすれば発音数は最大１２音であり、１２の音源が
あれば十分である。このことからスイツチの開閉情報を
１２のチヤンネルに振り分けることが回路数を減少し経
済的なものとし集積化を可能とすることは明らかである
。そこで各キースイツチを所定のクロツクにより順次走
査することにより、オンオフの情報をＴＯＭ（時分割多
重）方式またはこれと同期してＰＣＭ（パルス符号変調
）信号としてキーコードを多重化して所望の回路に振り
分けるという方式が用いられた。
しかしこの方式において、全てのスイツチの開閉情報を
送るためには全スイツチを走査する１走査区間を必要と
した。たとえば、上鍵６１個、下鍵６１個、足鍵３２個
のキースイツチ１５４個をタイムスロツト１０μｓ（マ
イクロ秒）で走査するとすれば１走査１．５４ｍｓ（ミ
リ秒）必要とし、走査直後にオンサれたスイツチに対し
て時間的ずれを生じていた。また全スイツチを走査して
必要とされる情報以外の情報を送ることは全く無駄であ
る。さらにはオンの状態を転送することによりオンオフ
の変化を送出する方が情報量が減少することは明らかで
あり、通常の接点においてオンの次にはオフが、オフの
次にはオンというようにオン・オフの区別は寄数番目が
オンであり偶数番目がオフであると判別することは容易
である。本発明の目的は全キースイツチに対して走査す
ることなく変化のあつたキースイツチに対してのみタイ
ムスロツトを設けるようにしかつ変化のあつたキースイ
ツチに対してもその閉成に対する応答性を高めるように
して集積化による高速性に適応しうるキーアサイナを提
供することである。前記目的を達成するため、本発明の
キーアサイナは複数個のキースイツチを２組のバスライ
ンの交差点に配置したスイツチマトリツクス回路の一方
のバスライン上に配置した複数のキースイツチをバスラ
イン別にプロツク分けし、所定のプロツクにより各プロ
ツク毎に順次走査する手段、該プロツク走査により他方
のバスライン上より出力されるスイツチ情報を所定のク
ロツクで一時記憶する第１の記憶装置、該第１の記憶装
置の出力をプロツク別に記憶しプロツク走査の一走査前
に相当するプロツクのスイツチ情報を出力する第２の記
憶装置、前記第１および第２の記憶装置より出力される
２時刻におけるキースイツチの状態を比較しオンおよび
オフの状態変化を検出する比較回路、該比較回路の出力
を所定の優先順位に従い高優先度のものから順次所定の
クロツクが入力される毎に選択するもので、複数の入力
信号に対し所定の優先順位を有し高優先の信号を１つ選
択する優先回路と該優先回路の出力を一時記憶する第３
の記憶回路と該第３の記憶回路出力の選択された出力信
号を含めそれより高優先に位置する入力信号を禁止する
ゲート回路を有する優先選択装置、該優先選択装置の動
作中前記プロツク走査と前記第１および第２の記憶装置
への書き込み動作を禁止する手段、および前記プロツク
に対応した２進化符号と前記優先選択装置の出力の２進
化符号をキースイツチのオンまたはオフの状態変化時に
出力することによりキーコードデータを取出す手段を具
えたことを特徴とするものである。以下本発明を実施例
につき詳述する。
送るためには全スイツチを走査する１走査区間を必要と
した。たとえば、上鍵６１個、下鍵６１個、足鍵３２個
のキースイツチ１５４個をタイムスロツト１０μｓ（マ
イクロ秒）で走査するとすれば１走査１．５４ｍｓ（ミ
リ秒）必要とし、走査直後にオンサれたスイツチに対し
て時間的ずれを生じていた。また全スイツチを走査して
必要とされる情報以外の情報を送ることは全く無駄であ
る。さらにはオンの状態を転送することによりオンオフ
の変化を送出する方が情報量が減少することは明らかで
あり、通常の接点においてオンの次にはオフが、オフの
次にはオンというようにオン・オフの区別は寄数番目が
オンであり偶数番目がオフであると判別することは容易
である。本発明の目的は全キースイツチに対して走査す
ることなく変化のあつたキースイツチに対してのみタイ
ムスロツトを設けるようにしかつ変化のあつたキースイ
ツチに対してもその閉成に対する応答性を高めるように
して集積化による高速性に適応しうるキーアサイナを提
供することである。前記目的を達成するため、本発明の
キーアサイナは複数個のキースイツチを２組のバスライ
ンの交差点に配置したスイツチマトリツクス回路の一方
のバスライン上に配置した複数のキースイツチをバスラ
イン別にプロツク分けし、所定のプロツクにより各プロ
ツク毎に順次走査する手段、該プロツク走査により他方
のバスライン上より出力されるスイツチ情報を所定のク
ロツクで一時記憶する第１の記憶装置、該第１の記憶装
置の出力をプロツク別に記憶しプロツク走査の一走査前
に相当するプロツクのスイツチ情報を出力する第２の記
憶装置、前記第１および第２の記憶装置より出力される
２時刻におけるキースイツチの状態を比較しオンおよび
オフの状態変化を検出する比較回路、該比較回路の出力
を所定の優先順位に従い高優先度のものから順次所定の
クロツクが入力される毎に選択するもので、複数の入力
信号に対し所定の優先順位を有し高優先の信号を１つ選
択する優先回路と該優先回路の出力を一時記憶する第３
の記憶回路と該第３の記憶回路出力の選択された出力信
号を含めそれより高優先に位置する入力信号を禁止する
ゲート回路を有する優先選択装置、該優先選択装置の動
作中前記プロツク走査と前記第１および第２の記憶装置
への書き込み動作を禁止する手段、および前記プロツク
に対応した２進化符号と前記優先選択装置の出力の２進
化符号をキースイツチのオンまたはオフの状態変化時に
出力することによりキーコードデータを取出す手段を具
えたことを特徴とするものである。以下本発明を実施例
につき詳述する。
第１図は本発明の実施例の構成を示す説明図である。
同図において、スイツチマトリツクス回路１はスイツチ
数を６０個とし、ｎ＝１２本とＭ５本のバスラインの交
差点に配置されており、ｍライン別に５つのプロツクに
分けられているものとする。カウンタ２はクロツクＣＰ
ｌにより計数され、プロツクのキーコードＢＫＣを出力
する。このカウンタ２は５進カウンタであり、出力され
るプロツクキーコードＢＫＣはデコーダ３に入力しスイ
ツチマトリツクス回路のｍ−５本のバスラインを順次走
査する。これによりｎ＝１２本のバスラインより出力さ
れる。スイツチ情報はラツチ回路４に並列的に与えられ
、クロツクＣＰ２により一時記憶される。この出力は比
較回路７と禁止ゲート５を介して５段のシフトレジスタ
６に入力される。５段のシフトレジスタ６もクロツクＣ
Ｐ２によリラツチ回路４の出力を記憶し一巡して出力さ
れる。
数を６０個とし、ｎ＝１２本とＭ５本のバスラインの交
差点に配置されており、ｍライン別に５つのプロツクに
分けられているものとする。カウンタ２はクロツクＣＰ
ｌにより計数され、プロツクのキーコードＢＫＣを出力
する。このカウンタ２は５進カウンタであり、出力され
るプロツクキーコードＢＫＣはデコーダ３に入力しスイ
ツチマトリツクス回路のｍ−５本のバスラインを順次走
査する。これによりｎ＝１２本のバスラインより出力さ
れる。スイツチ情報はラツチ回路４に並列的に与えられ
、クロツクＣＰ２により一時記憶される。この出力は比
較回路７と禁止ゲート５を介して５段のシフトレジスタ
６に入力される。５段のシフトレジスタ６もクロツクＣ
Ｐ２によリラツチ回路４の出力を記憶し一巡して出力さ
れる。
つまり、ラツチ回路４は新してキー状態の情報ＮＤ（ニ
ユーデータ）を出力し、シフトレジスタ６は一走査前の
情報０Ｄ（オールドデータ）を出力する。比較回路７は
２時刻のスイツチ状態の情報すなわちＮＤと０Ｄを比較
し、キースイツチ状態に変化のあつた時つまりオンまた
はオフされた時゛１゛を出力する。この出力は優先選択
回路８に入力し、比較回路７より出力される情報のうち
最も優先度の高いものを選択し、クロツタφ１により順
次１情報づつ変化情報１Ｄを出力する。この出力はエン
コーダ９に入力し、キーに対応した２進符号に変換され
プロツク内キーコードＫＣとしてゲート１０に入力する
。またカウンタ２より出力されるプロツクコードＢＫＣ
もゲート１０に入力し、優先選択中゛１゛を出力する信
号ＣＳによりゲートされ、キーコードデータＫＣＤを出
力し、さらにクロツクφ２もＣＳによりゲートされ、ラ
ツチパルスＬＰとして１０チヤンネルのキーコードメモ
リ回路１２に与えられキーコードが記憶される。ここで
出力されるキーコードデータＫＣＤがオンによるものか
、オフによるものかを判別するのは１度目がオンであり
、２度目がオフであるという必然性に基づいて奇数回目
をオンによるキーコードデータとし、偶数回目をオフに
よるキーコードデータと判別する方法をとる。次に記憶
されるスイツチ数が１０個であるのに対し、１１個以上
のキースイツチがオンされた場合、キーコードデータＫ
ＣＤはオーバーフローとなる。このためオーバーフロー
するラツチパルス０ＬＰをラツチ回路１１に入力し、そ
の時のキーの変化情報Ｄを一時記憶し、禁止ゲート５に
入力し、オーバーフローしたキーコードデータを再び次
の走査時に発生させるためラツチ回路４より出力してい
る。オーバーフローしたスイツチに相当するスイツチ情
報を禁止ゲート５で禁止し、シフトレジスタ６に書き込
まないように動作する。このようにして再びキーオンに
よるキーコードデータＫＣＤは次の走査時に出力さへ空
きチヤンネルができるまで出力され続ける。第２図は各
回路に２入力する制御クロツクのための論理回路である
。
ユーデータ）を出力し、シフトレジスタ６は一走査前の
情報０Ｄ（オールドデータ）を出力する。比較回路７は
２時刻のスイツチ状態の情報すなわちＮＤと０Ｄを比較
し、キースイツチ状態に変化のあつた時つまりオンまた
はオフされた時゛１゛を出力する。この出力は優先選択
回路８に入力し、比較回路７より出力される情報のうち
最も優先度の高いものを選択し、クロツタφ１により順
次１情報づつ変化情報１Ｄを出力する。この出力はエン
コーダ９に入力し、キーに対応した２進符号に変換され
プロツク内キーコードＫＣとしてゲート１０に入力する
。またカウンタ２より出力されるプロツクコードＢＫＣ
もゲート１０に入力し、優先選択中゛１゛を出力する信
号ＣＳによりゲートされ、キーコードデータＫＣＤを出
力し、さらにクロツクφ２もＣＳによりゲートされ、ラ
ツチパルスＬＰとして１０チヤンネルのキーコードメモ
リ回路１２に与えられキーコードが記憶される。ここで
出力されるキーコードデータＫＣＤがオンによるものか
、オフによるものかを判別するのは１度目がオンであり
、２度目がオフであるという必然性に基づいて奇数回目
をオンによるキーコードデータとし、偶数回目をオフに
よるキーコードデータと判別する方法をとる。次に記憶
されるスイツチ数が１０個であるのに対し、１１個以上
のキースイツチがオンされた場合、キーコードデータＫ
ＣＤはオーバーフローとなる。このためオーバーフロー
するラツチパルス０ＬＰをラツチ回路１１に入力し、そ
の時のキーの変化情報Ｄを一時記憶し、禁止ゲート５に
入力し、オーバーフローしたキーコードデータを再び次
の走査時に発生させるためラツチ回路４より出力してい
る。オーバーフローしたスイツチに相当するスイツチ情
報を禁止ゲート５で禁止し、シフトレジスタ６に書き込
まないように動作する。このようにして再びキーオンに
よるキーコードデータＫＣＤは次の走査時に出力さへ空
きチヤンネルができるまで出力され続ける。第２図は各
回路に２入力する制御クロツクのための論理回路である
。
リングカウンタ１３は３進カウンタであり、クロツクφ
１によつてカウントする。この出力クロツクφ１は優先
選択回路８に入力し、φ２，φ３はこの優先選択回路８
の動作中゛１゛を出力する信号ＣＳによりアンド回路Ａ
ｌ，Ａ２，Ａ３によりゲートされる。これらのタイミン
グすなわちラツチパルスＬＰｌクロツタＣＰ，（４），
ＣＰ２（φ３）の関係は後述する第５図のとおりである
。第３図は第１図に示すラツチ回路４、禁止ゲート５、
シフトレジスタ６、比較回路７、優先選択回路８、エン
コーダ９、ゲート１０およびラツチ回路１１に関連する
詳細説明図である。
１によつてカウントする。この出力クロツクφ１は優先
選択回路８に入力し、φ２，φ３はこの優先選択回路８
の動作中゛１゛を出力する信号ＣＳによりアンド回路Ａ
ｌ，Ａ２，Ａ３によりゲートされる。これらのタイミン
グすなわちラツチパルスＬＰｌクロツタＣＰ，（４），
ＣＰ２（φ３）の関係は後述する第５図のとおりである
。第３図は第１図に示すラツチ回路４、禁止ゲート５、
シフトレジスタ６、比較回路７、優先選択回路８、エン
コーダ９、ゲート１０およびラツチ回路１１に関連する
詳細説明図である。
スイツチマトリクス回路１のｎ＝１２本のバスラインは
各々破線で示すラツチ回路４内のＤ形フリツプフロツプ
ＤＦｌＯ，〜ＤＦｌｌ２に接続されており、プロツク指
定されたキースイツチの情報がクロツクＣＰ２によりラ
ツチされる。いま破線で示すラツチ回路１１内のＤ形フ
リツプフロツプＤＦ２Ｏｌ〜ＤＦ２ｌ２が゛０゜゛を出
力しているものとすれば、このＤＦｌＯｌ〜ＤＦｌｌ２
の出力ＮＤｌ〜ＮＤｌ２はアンド回路Ａ２Ｏ］〜Ａ２，
２を介して５段のシフトレジスタ６に人力する。シフト
レジスタ６はクロツクＣＰ２により１走査前での同一プ
ロツクにおけるキー信号０Ｄ，〜０Ｄ１２を出力してお
り、ＮＤｌ〜ＮＤｌ２，ＯＤ，〜０Ｄ１２は各々破線で
示す比較回路Ｔ内の排他的０Ｒ回洛ＥＸ，〜ＥＸ，２に
入力し、不一致が生じた時゜゜１’’を出力する。いま
排他的０Ｒ回路ＥＸ２とＥＸ４において″１”が出力さ
れたとすると、破線で示す優先選択回路８内のアンド回
路Ａ３Ｏ２とＡ３Ｏ４に゛１’’が入力される。いま他
のアンド回路にぱ゛１’’が入力されておらずオア回路
０Ｒ３０１〜０Ｒ３，２ばｏ’’を出力しているとする
と、アンド回路Ａ３Ｏ２は″１’’を出力する。この出
力はオア回路０Ｒ２０２〜 ０Ｒ２，２を介して゜゛１
’’を出力し、アンド回路Ａ３Ｏ３〜Ａ３，２の入力を
禁止し、排他的０Ｒ回路ＥＸ２の出力のみが選択されＤ
形フリツプフロツプＤＦ３Ｏ２に入力される。この信号
はクロツクφ１によりラツチされ変化信号より２を出力
する。次にこの信号ＩＤ２はオア回路０Ｒ３０２を介し
てアンド回路Ａ３Ｏ２に入力し、排他的０Ｒ回路ＥＸ２
の出力を禁止しＥＸ４の出力をアンド回路Ａ３Ｏ４より
出力する。これにより次にくるクロツクφ，によりＤ形
フリツプフロツプ， ＤＦ３Ｏ４が゛１’’を出力し信
号ＩＤ４を出力する。このように所定の優先順位に従つ
て排他的０Ｒ回路ＥＸＩ〜ＥＸｌ２の出力は高優先のも
のからクロツクφ，によつて順次選択され信号ＩＤを出
力する。この信号はエンコーダ９に入力し、２進符号化
されプロツク内のキーコードＩＫＣを出力する。またオ
ア回路０Ｒ３０１より出力される信号ＣＳにより、ゲー
ト１０に入力するカウンタ２の出力のプロツクコードＢ
ＫＣとプロツク内キーコードＩＫＣをゲート、キーコー
ドデータＫＣＤを出力する。さらに信号ＣＳは第２図に
示す論理回路に入力し、プロツク内での変化信号が出力
され終るまでスイツチマトリツクス回路１の走査とラツ
チ回路４とシフトレジスタ６の動作を待機させる。次に
オーバーフロー信号０ＬＰが生じた時、その時の変化信
号ＩＤをＤＦ２Ｏ，〜ＤＦ２，２に一時記憶され、アン
ド回路Ａ２Ｏｌ〜Ａ２ｌ２において信号ＮＤＩ〜ＮＤｌ
２の相当する信号を禁止する。たとえば変化信号ＩＤ３
の出力時にオーバーフロー信号０ＬＰが゛゜１’’にな
つたとすると、変化信号ＩＤ３はオア回路０Ｒ１０３を
介してアンド回路ＡｌＯ３に入力する。いま信号ＣＳぱ
゛１’’であり、アンド回路ＡｌＯ３ば１”を出力し、
Ｄ形フリツプフロツプ０Ｆ２０３に入力する。次にオー
バーフロー信号０ＬＰがオア回路０ＲＩを介してＤ形フ
リツプフロツプ０Ｆ２０，〜ＤＦ２，２に入力し、ＤＦ
２Ｏ３は゜゛１’’をラツチする。この出力はアンド回
路Ａ２Ｏ３に入力し、信号ＮＤ３を禁止する。またＤ形
フリツプフロツブＤＦ２Ｏ３の出力はオア回路０Ｒ，０
２に入力し、りセツトされるまでＤＦ２Ｏ３ば１’’を
出力する。次に信号ＣＳが゛ｏ’’となつた時Ｄ形フリ
ツプフロツプＤＦ２Ｏ２はアンド回路Ａ４より出力され
るクロツクφ２によりりセツトされる。このようにオー
バーフロー信号０ＬＰが生じている間は新しいキーデー
タＮＩ）はシフトレジスタ６に書き込まれない。第４図
は第１図のキーコードメモリ回路１２の詳細説明図であ
る。
各々破線で示すラツチ回路４内のＤ形フリツプフロツプ
ＤＦｌＯ，〜ＤＦｌｌ２に接続されており、プロツク指
定されたキースイツチの情報がクロツクＣＰ２によりラ
ツチされる。いま破線で示すラツチ回路１１内のＤ形フ
リツプフロツプＤＦ２Ｏｌ〜ＤＦ２ｌ２が゛０゜゛を出
力しているものとすれば、このＤＦｌＯｌ〜ＤＦｌｌ２
の出力ＮＤｌ〜ＮＤｌ２はアンド回路Ａ２Ｏ］〜Ａ２，
２を介して５段のシフトレジスタ６に人力する。シフト
レジスタ６はクロツクＣＰ２により１走査前での同一プ
ロツクにおけるキー信号０Ｄ，〜０Ｄ１２を出力してお
り、ＮＤｌ〜ＮＤｌ２，ＯＤ，〜０Ｄ１２は各々破線で
示す比較回路Ｔ内の排他的０Ｒ回洛ＥＸ，〜ＥＸ，２に
入力し、不一致が生じた時゜゜１’’を出力する。いま
排他的０Ｒ回路ＥＸ２とＥＸ４において″１”が出力さ
れたとすると、破線で示す優先選択回路８内のアンド回
路Ａ３Ｏ２とＡ３Ｏ４に゛１’’が入力される。いま他
のアンド回路にぱ゛１’’が入力されておらずオア回路
０Ｒ３０１〜０Ｒ３，２ばｏ’’を出力しているとする
と、アンド回路Ａ３Ｏ２は″１’’を出力する。この出
力はオア回路０Ｒ２０２〜 ０Ｒ２，２を介して゜゛１
’’を出力し、アンド回路Ａ３Ｏ３〜Ａ３，２の入力を
禁止し、排他的０Ｒ回路ＥＸ２の出力のみが選択されＤ
形フリツプフロツプＤＦ３Ｏ２に入力される。この信号
はクロツクφ１によりラツチされ変化信号より２を出力
する。次にこの信号ＩＤ２はオア回路０Ｒ３０２を介し
てアンド回路Ａ３Ｏ２に入力し、排他的０Ｒ回路ＥＸ２
の出力を禁止しＥＸ４の出力をアンド回路Ａ３Ｏ４より
出力する。これにより次にくるクロツクφ，によりＤ形
フリツプフロツプ， ＤＦ３Ｏ４が゛１’’を出力し信
号ＩＤ４を出力する。このように所定の優先順位に従つ
て排他的０Ｒ回路ＥＸＩ〜ＥＸｌ２の出力は高優先のも
のからクロツクφ，によつて順次選択され信号ＩＤを出
力する。この信号はエンコーダ９に入力し、２進符号化
されプロツク内のキーコードＩＫＣを出力する。またオ
ア回路０Ｒ３０１より出力される信号ＣＳにより、ゲー
ト１０に入力するカウンタ２の出力のプロツクコードＢ
ＫＣとプロツク内キーコードＩＫＣをゲート、キーコー
ドデータＫＣＤを出力する。さらに信号ＣＳは第２図に
示す論理回路に入力し、プロツク内での変化信号が出力
され終るまでスイツチマトリツクス回路１の走査とラツ
チ回路４とシフトレジスタ６の動作を待機させる。次に
オーバーフロー信号０ＬＰが生じた時、その時の変化信
号ＩＤをＤＦ２Ｏ，〜ＤＦ２，２に一時記憶され、アン
ド回路Ａ２Ｏｌ〜Ａ２ｌ２において信号ＮＤＩ〜ＮＤｌ
２の相当する信号を禁止する。たとえば変化信号ＩＤ３
の出力時にオーバーフロー信号０ＬＰが゛゜１’’にな
つたとすると、変化信号ＩＤ３はオア回路０Ｒ１０３を
介してアンド回路ＡｌＯ３に入力する。いま信号ＣＳぱ
゛１’’であり、アンド回路ＡｌＯ３ば１”を出力し、
Ｄ形フリツプフロツプ０Ｆ２０３に入力する。次にオー
バーフロー信号０ＬＰがオア回路０ＲＩを介してＤ形フ
リツプフロツプ０Ｆ２０，〜ＤＦ２，２に入力し、ＤＦ
２Ｏ３は゜゛１’’をラツチする。この出力はアンド回
路Ａ２Ｏ３に入力し、信号ＮＤ３を禁止する。またＤ形
フリツプフロツブＤＦ２Ｏ３の出力はオア回路０Ｒ，０
２に入力し、りセツトされるまでＤＦ２Ｏ３ば１’’を
出力する。次に信号ＣＳが゛ｏ’’となつた時Ｄ形フリ
ツプフロツプＤＦ２Ｏ２はアンド回路Ａ４より出力され
るクロツクφ２によりりセツトされる。このようにオー
バーフロー信号０ＬＰが生じている間は新しいキーデー
タＮＩ）はシフトレジスタ６に書き込まれない。第４図
は第１図のキーコードメモリ回路１２の詳細説明図であ
る。
ゲート１０より出力されるキーコードデータＫＣＤはバ
スライン上に出力され、１０チヤンネルのキーコードメ
モリ回路１２のラツチ回路ＬＡＴＩ〜ＬＡＴｌＯ，一致
回路ＥＱＩ〜ＥＱｌＯに並列的に入力される。これと同
時に出力されるラツチパルスＬＰはアンド回路Ａ５を介
してアンド回路Ａ４Ｏｌ〜 Ａ４ｌＯにそれぞれ入力さ
れる。いま全てのチヤンネルが空きチヤンネルであると
すると、Ｄ形フリツプフロツプＤＦ４Ｏｌ〜ＤＦ４ｌＯ
は全で１’’を出力しておりアンド回路Ａ４Ｏｌ〜Ａ４
ｌＯに入力している。一方Ｄ形フリツプフリツプＤＦ４
Ｏｌの出力はオア回路０Ｒ４０１に入力し次のオア回路
０Ｒ４０２〜 ０Ｒ４１０を全で１’’にする。これに
よりアンド回路Ａ４Ｏ２〜Ａ４ｌＯのゲートは全て禁止
され、アンド回路Ａ５を介して入力するラツチパルスＬ
Ｐはアンド回路Ａ４Ｏｌより出力し、到来するキーコー
ドデータＫＣＤはチヤンネル１にラツチされる。このよ
うに空きチヤンネルのうち優先順位の高いチヤンネルか
ら順次ラツチされる。次にラツチされたキーコードデー
タＫＣＤはノア回路ＮＯＲＩ〜ＮＯＲｌＯよりＤ形フリ
ツプフロツプＤＦ４Ｏｌ〜ＤＦ４，Ｏに゛０’’を入力
し、アンド回路Ａ４Ｏｌ〜Ａ４ｌＯを禁止し、ラツチパ
ルスＬＰを禁止する。さらにラツチされたキーコードデ
ータＫＣＤはラツチ回路ＬＡＴＩ〜ＬＡＴ，Ｏと並列に
一致回路ＥＱ，〜ＥＱｌＯに入力し、次に到来するキー
コードデータＫＣＤとを比較し同一であれば一致出力を
ノア回路ＮＯＲＩＩに与える。一致が出力されるとノア
回路ＮＯＲＩＩは０を出力し、アンド回路Ａ５において
ラツチパルスＬＰを禁止し、同じキーコードが他の空き
チヤンネルにラツチされることを禁止している。さらに
この一致出力によりラツチ回路はりセツトされ、このチ
ヤンネルは空きチヤンネルとなる。次に全てのチヤンネ
ルが何かのキーコードを記憶し、さらに異なるキーコー
ドデータＫＣＤが出力されたとすると、つまりチヤンネ
ル数１０以上のキースイツチがオンされたとき、その１
１鍵目からのキーコードデータＫＣＤはオーバーフロー
信号となり、このキーコードを空きチヤンネルができる
まで出力する必要があり、前記のような制御動作を行な
うものである。このため１０チヤンネル全てがラツチさ
れるとオア回路０Ｒ４１０ば０”を出力する。この反転
出力をアンド回路Ａ６に入力しラツチパルスＬＰをオー
バーフロー信号としてアンド回路Ａ６よりオーバーフロ
ーラツチパルス０ＬＰ信号を前記ラツチ回路１１にオア
回路０Ｒ１を介して与えるようにして再びこのキーコー
ドデータＫＣＤを出力するように構成される。第５図は
前図の本発明の実施例の動作を説明するタイムチヤート
である。
スライン上に出力され、１０チヤンネルのキーコードメ
モリ回路１２のラツチ回路ＬＡＴＩ〜ＬＡＴｌＯ，一致
回路ＥＱＩ〜ＥＱｌＯに並列的に入力される。これと同
時に出力されるラツチパルスＬＰはアンド回路Ａ５を介
してアンド回路Ａ４Ｏｌ〜 Ａ４ｌＯにそれぞれ入力さ
れる。いま全てのチヤンネルが空きチヤンネルであると
すると、Ｄ形フリツプフロツプＤＦ４Ｏｌ〜ＤＦ４ｌＯ
は全で１’’を出力しておりアンド回路Ａ４Ｏｌ〜Ａ４
ｌＯに入力している。一方Ｄ形フリツプフリツプＤＦ４
Ｏｌの出力はオア回路０Ｒ４０１に入力し次のオア回路
０Ｒ４０２〜 ０Ｒ４１０を全で１’’にする。これに
よりアンド回路Ａ４Ｏ２〜Ａ４ｌＯのゲートは全て禁止
され、アンド回路Ａ５を介して入力するラツチパルスＬ
Ｐはアンド回路Ａ４Ｏｌより出力し、到来するキーコー
ドデータＫＣＤはチヤンネル１にラツチされる。このよ
うに空きチヤンネルのうち優先順位の高いチヤンネルか
ら順次ラツチされる。次にラツチされたキーコードデー
タＫＣＤはノア回路ＮＯＲＩ〜ＮＯＲｌＯよりＤ形フリ
ツプフロツプＤＦ４Ｏｌ〜ＤＦ４，Ｏに゛０’’を入力
し、アンド回路Ａ４Ｏｌ〜Ａ４ｌＯを禁止し、ラツチパ
ルスＬＰを禁止する。さらにラツチされたキーコードデ
ータＫＣＤはラツチ回路ＬＡＴＩ〜ＬＡＴ，Ｏと並列に
一致回路ＥＱ，〜ＥＱｌＯに入力し、次に到来するキー
コードデータＫＣＤとを比較し同一であれば一致出力を
ノア回路ＮＯＲＩＩに与える。一致が出力されるとノア
回路ＮＯＲＩＩは０を出力し、アンド回路Ａ５において
ラツチパルスＬＰを禁止し、同じキーコードが他の空き
チヤンネルにラツチされることを禁止している。さらに
この一致出力によりラツチ回路はりセツトされ、このチ
ヤンネルは空きチヤンネルとなる。次に全てのチヤンネ
ルが何かのキーコードを記憶し、さらに異なるキーコー
ドデータＫＣＤが出力されたとすると、つまりチヤンネ
ル数１０以上のキースイツチがオンされたとき、その１
１鍵目からのキーコードデータＫＣＤはオーバーフロー
信号となり、このキーコードを空きチヤンネルができる
まで出力する必要があり、前記のような制御動作を行な
うものである。このため１０チヤンネル全てがラツチさ
れるとオア回路０Ｒ４１０ば０”を出力する。この反転
出力をアンド回路Ａ６に入力しラツチパルスＬＰをオー
バーフロー信号としてアンド回路Ａ６よりオーバーフロ
ーラツチパルス０ＬＰ信号を前記ラツチ回路１１にオア
回路０Ｒ１を介して与えるようにして再びこのキーコー
ドデータＫＣＤを出力するように構成される。第５図は
前図の本発明の実施例の動作を説明するタイムチヤート
である。
同図ａのφ。はマスタクロツク、同図Ｂ，ｃ，ｄに示す
クロツクφ１，φ２，φ３は第２図により説明したよう
に３相のクロツクで各プロツク間の同期またはデータ遅
延のために必要なタイミングをとるものである。スイツ
チ開閉の一例として５プロツクのうち第２プロツクの１
，５，８番目の鍵と第４プロツクの２，６番目の鍵が押
された時と、その後に第２プロツクの５，８番目の鍵が
離された時のタイミングを示している。同図ｅはカウン
タ２によるプロツクコードＢＫＣに対応して鍵の変化の
あるプロツクをクロツクＣＰｌで示したもので、同図ｆ
はこのプロツクコードＢＫＣに対応するラツチ回路４の
ラツチ出力すなわちキーの開閉状態を示す信号ＮＤを示
す。同図ｇはこの場合の各プロツク内のキー情報を、同
図ｈはこれに対応するプロツクを示し、例示した鍵の開
閉状態が示される。同図ｆのラツチ回路のラツチ出力を
前述によりシフトレジスタ６にプロツク別に一時記憶し
一走査前の情報０Ｄ信号を出力し、これと新してラツチ
出力のＮＤ信号とを比較回路７で比較して鍵の開閉状態
の変化を検出することができる。閉であるか開であるか
は前述のようにプロツクが５進カウンタで走査されオン
オフを奇数回目と偶数回目というように交互に分けて走
査することにより判別することができる。この出力を優
先選択回路８に入れて同図ｇのスイツチの優先順位に従
つて順次１情報づつの変化情報１Ｄをエンコーダ９に入
れて２進符号化してプロツク内キーコードＩＫＣを発生
し、これをカウンタ２より出力されるプロツクコードＢ
ＫＣとともにゲート１０に入れ優先選択中“１”を出力
する信号ＣＳでゲ゛一トすることにより、キーコードデ
ータＫＣＤが取出されるものである。以上説明したよう
に、本発明によれば、全キースイツチに対して走査する
のではなく、キースイツチをプロツタ分けしてプロツク
を走査することにより各プロツク毎での新しい状態と一
走査前の状態とを比較し変化のあつたキースイツチに対
してのみタイムスロツトを設け、さらにプロツクの走査
時間は固定化せずに変化のあつたプロツクのスイツチ数
に応じて縮少可変されるようにし、変化のない場合の走
査速度は所定のプロツク数によつて決定される。たとえ
ば前述のように上鍵６１個、下鍵６１個、足鍵３２個の
１５４個のキースイツチを有する場合、プロツク数を１
３、１プロツク１２のスイツチとし、１プロツク走査１
０ｔｔｓ（マイクロ秒）とすれば最低１走査には０．１
３ｍｓ（ミリ秒）最大同時に１２のキースイツチが変化
したとしても０．２５ｍｓのみを必要とし、従来の走査
時間を６〜１０倍程速くすることが可能となる。これに
より応答性を格段に高めることができ、集積化に伴なう
高速性に適応することができる。またクロツク周波数を
低くとることができることも利へと考えられ、さらにプ
ロツク走査を行なうことにより配線量を減少しうること
も集積化する場合の大きな利点となるものである。
クロツクφ１，φ２，φ３は第２図により説明したよう
に３相のクロツクで各プロツク間の同期またはデータ遅
延のために必要なタイミングをとるものである。スイツ
チ開閉の一例として５プロツクのうち第２プロツクの１
，５，８番目の鍵と第４プロツクの２，６番目の鍵が押
された時と、その後に第２プロツクの５，８番目の鍵が
離された時のタイミングを示している。同図ｅはカウン
タ２によるプロツクコードＢＫＣに対応して鍵の変化の
あるプロツクをクロツクＣＰｌで示したもので、同図ｆ
はこのプロツクコードＢＫＣに対応するラツチ回路４の
ラツチ出力すなわちキーの開閉状態を示す信号ＮＤを示
す。同図ｇはこの場合の各プロツク内のキー情報を、同
図ｈはこれに対応するプロツクを示し、例示した鍵の開
閉状態が示される。同図ｆのラツチ回路のラツチ出力を
前述によりシフトレジスタ６にプロツク別に一時記憶し
一走査前の情報０Ｄ信号を出力し、これと新してラツチ
出力のＮＤ信号とを比較回路７で比較して鍵の開閉状態
の変化を検出することができる。閉であるか開であるか
は前述のようにプロツクが５進カウンタで走査されオン
オフを奇数回目と偶数回目というように交互に分けて走
査することにより判別することができる。この出力を優
先選択回路８に入れて同図ｇのスイツチの優先順位に従
つて順次１情報づつの変化情報１Ｄをエンコーダ９に入
れて２進符号化してプロツク内キーコードＩＫＣを発生
し、これをカウンタ２より出力されるプロツクコードＢ
ＫＣとともにゲート１０に入れ優先選択中“１”を出力
する信号ＣＳでゲ゛一トすることにより、キーコードデ
ータＫＣＤが取出されるものである。以上説明したよう
に、本発明によれば、全キースイツチに対して走査する
のではなく、キースイツチをプロツタ分けしてプロツク
を走査することにより各プロツク毎での新しい状態と一
走査前の状態とを比較し変化のあつたキースイツチに対
してのみタイムスロツトを設け、さらにプロツクの走査
時間は固定化せずに変化のあつたプロツクのスイツチ数
に応じて縮少可変されるようにし、変化のない場合の走
査速度は所定のプロツク数によつて決定される。たとえ
ば前述のように上鍵６１個、下鍵６１個、足鍵３２個の
１５４個のキースイツチを有する場合、プロツク数を１
３、１プロツク１２のスイツチとし、１プロツク走査１
０ｔｔｓ（マイクロ秒）とすれば最低１走査には０．１
３ｍｓ（ミリ秒）最大同時に１２のキースイツチが変化
したとしても０．２５ｍｓのみを必要とし、従来の走査
時間を６〜１０倍程速くすることが可能となる。これに
より応答性を格段に高めることができ、集積化に伴なう
高速性に適応することができる。またクロツク周波数を
低くとることができることも利へと考えられ、さらにプ
ロツク走査を行なうことにより配線量を減少しうること
も集積化する場合の大きな利点となるものである。
第１図は本発明の実施例の構成を示す説明図、第２図〜
第４図は第１図の実施例の要部の詳細説明図、第５図は
本発明の実施例の動作説明用タイムチヤートであり、図
中、１はスイツチマトリツクス、２はカウンタ、３はデ
コーダ、４はラツチ回路、５は禁止ゲート、６はシフト
レジスタ、７は比較回路、８は優先選択回路、９はエン
コーダ、１０はゲート、１１はラツチ回路、１２はキー
コードメモリ回路を示す。
第４図は第１図の実施例の要部の詳細説明図、第５図は
本発明の実施例の動作説明用タイムチヤートであり、図
中、１はスイツチマトリツクス、２はカウンタ、３はデ
コーダ、４はラツチ回路、５は禁止ゲート、６はシフト
レジスタ、７は比較回路、８は優先選択回路、９はエン
コーダ、１０はゲート、１１はラツチ回路、１２はキー
コードメモリ回路を示す。
Claims (1)
- 【特許請求の範囲】 １ 複数個のキースイッチを２組のバスラインの交差点
に配置したスイッチマトリックス回路の一方のバスライ
ン上に配置した複数のキースイッチをバスライン別にブ
ロック分けし、所定のクロックにより各ブロック毎に順
次走査する手段、該ブロック走査により他方のバスライ
ン上より出力されるスイッチ情報を所定のクロックで一
時記憶する第１の記憶装置、該第１の記憶装置の出力を
ブロック別に記憶しブロック走査の１走査前に相当する
ブロックのスイッチ情報を出力する第２の記憶装置、前
記第１および第２の記憶装置より出力される２時刻にお
けるキースイッチの状態を比較しオンおよびオフの状態
変化を検出する比較回路、該比較回路の出力を所定の優
先順位に従い高優先度のものから順次所定のクロックが
入力される毎に選択するもので、複数の入力信号に対し
所定の優先順位を有し高優先の信号を１つ選択する優先
回路と該優先回路の出力を一時記憶する第３の記憶回路
と該第３の記憶回路出力の選択された出力信号を含めそ
れより高優先に位置する入力信号を禁止するゲート回路
を有する優先選択装置、該優先選択装置の動作中前記ブ
ロック走査と前記第１および第２の記憶装置への書き込
み動作を禁止する手段、および前記ブロックに対応した
２進化符号と前記優先選択装置の出力の２進化符号とを
キースイッチのオンまたはオフの状態変化時に出力する
ことによりキーコードを取出す手段を具えたことを特徴
とするキーアサイナ。 ２ 複数個のキースイッチを２組のバスラインの交差点
に配置したスイッチマトリックス回路の一方のバスライ
ン上に配置した複数のキースイッチをバスライン別にブ
ロック分けし、所定のクロックにより各ブロック毎に順
次走査する手段、該ブロック走査により他方のバスライ
ン上より出力されるスイッチ情報を所定のクロックで一
時記憶する第１の記憶装置、該第１の記憶装置の出力を
ブロック別に記憶しブロック走査の１走査前に相当する
ブロックのスイッチ情報を出力する第２の記憶装置、前
記第１および第２の記憶装置より出力される２時刻にお
けるキースイッチの状態を比較しオンおよびオフの状態
変化を検出する比較回路、該比較回路の出力を所定の優
先順位に従い高優先度のものから順次所定のクロックが
入力される毎に選択するもので、複数の入力信号に対し
所定の優先順位を有し高優先の信号を１つ選択する優先
回路と該優先回路の出力を一時記憶する第３の記憶回路
と該第３の記憶回路出力の選択された出力信号を含めそ
れより高優先に位置する入力信号を禁止するゲート回路
を有する優先選択装置、該優先選択装置の動作中前記ブ
ロック走査と前記第１および第２の記憶装置への書き込
み動作を禁止する手段、および前記ブロックに対応した
２進化符号と前記優先選択装置の出力の２進化符号とを
キースイッチのオンまたはオフの状態変化時に出力する
ごとによりキーコードデータを取出す手段を具え、さら
に、前記キーコードデータを一時記憶する複数チャンネ
ルの第４の記憶装置、前記複数チャンネルのうち空きチ
ャンネルを検出し所定の優先順位に従い最高優先の空き
チャンネルにキーコードデータを書き込むための所定の
書き込みクロックを与えるチャンネル割り当て装置、前
記書き込まれたキーコードデータと次に到来するキーコ
ードデータを比較し一致を検出する一致検出手段、該一
致検出手段の出力により前記チャンネル割り当て装置の
書き込みクロックを禁止する手段、および前記一致検出
回路の出力により当該チャンネルの第４の記憶装置をリ
セットする手段を具えたことを特徴とするキーアサイナ
。 ３ 前記複数チャンネルのうち空きチャンネルの無い状
態においてさらにオンされキーコードデータが発生され
た場合オーバーフロー信号を出力する手段、該オーバー
フロー信号により該キーコードデータを一時記憶する前
記優先選択装置の第５の記憶装置、および該第６の記憶
装置の出力により第１の記憶装置の出力を禁止し再び次
の走査時に同一のキーコードを出力する手段を具えるこ
とを特徴とする特許請求の範囲第２項記載のキーアサイ
ナ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51078646A JPS5936755B2 (ja) | 1976-07-02 | 1976-07-02 | キ−アサイナ |
| US05/811,079 US4138916A (en) | 1976-07-02 | 1977-06-29 | Key assignor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51078646A JPS5936755B2 (ja) | 1976-07-02 | 1976-07-02 | キ−アサイナ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS534527A JPS534527A (en) | 1978-01-17 |
| JPS5936755B2 true JPS5936755B2 (ja) | 1984-09-05 |
Family
ID=13667618
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51078646A Expired JPS5936755B2 (ja) | 1976-07-02 | 1976-07-02 | キ−アサイナ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4138916A (ja) |
| JP (1) | JPS5936755B2 (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6034758B2 (ja) * | 1976-04-26 | 1985-08-10 | 株式会社河合楽器製作所 | キ−アサイナ |
| US4254681A (en) * | 1977-04-08 | 1981-03-10 | Kabushiki Kaisha Kawai Gakki Seisakusho | Musical waveshape processing system |
| JPS542710A (en) * | 1977-06-08 | 1979-01-10 | Nippon Gakki Seizo Kk | Single tone priority selector of electronic musical instruments |
| US4194425A (en) * | 1977-08-24 | 1980-03-25 | Kabushiki Kaisha Kawai Gakki Seisakusho | Key code generator |
| US4312257A (en) * | 1977-09-24 | 1982-01-26 | Kabushiki Kaisha Kawai Gakki Seisakusho | Automatic accompaniment apparatus |
| JPS5477532A (en) * | 1977-12-02 | 1979-06-21 | Matsushita Electric Ind Co Ltd | Key identifying circuit |
| DE2756327C2 (de) * | 1977-12-17 | 1979-11-15 | Deutsche Itt Industries Gmbh, 7800 Freiburg | Schaltung sanordnung für eine Eingabetastatur |
| JPS5489720A (en) * | 1977-12-27 | 1979-07-17 | Nippon Gakki Seizo Kk | Electronic musical instrument |
| US4253366A (en) * | 1978-06-20 | 1981-03-03 | The Wurlitzer Company | Large scale integrated circuit chip for an electronic organ |
| US4311990A (en) * | 1978-11-16 | 1982-01-19 | Optical Techniques International, Inc. | Photo-optical keyboards |
| US4321850A (en) * | 1979-05-05 | 1982-03-30 | Nippon Gakki Seizo Kabushiki Kaisha | Electronic musical instrument with highest priority key tone production |
| JPS5687095A (en) * | 1979-12-17 | 1981-07-15 | Nippon Musical Instruments Mfg | Electronic musical instrument |
| US4294155A (en) * | 1980-01-17 | 1981-10-13 | Cbs Inc. | Electronic musical instrument |
| US4301703A (en) * | 1980-04-14 | 1981-11-24 | Kimball International, Inc. | High note data generator |
| JPS5829040A (ja) * | 1981-08-13 | 1983-02-21 | Toshiba Corp | キ−ボ−ド制御方式 |
| US4524665A (en) * | 1983-06-17 | 1985-06-25 | The Marmon Group, Inc. | Dynamic controller for sampling channels in an electronic organ having multiplexed keying |
| US4686880A (en) * | 1984-04-18 | 1987-08-18 | Forte Music, Inc. | Digital interface for acoustic and electrically amplified pianos |
| JP5198093B2 (ja) * | 2008-03-06 | 2013-05-15 | 株式会社河合楽器製作所 | 電子楽音発生器 |
| EP3982543A4 (en) * | 2019-06-06 | 2023-01-18 | Darfon Electronics Corp. | KEY SCANNING METHOD, SCANNING METHOD AND INPUT DEVICE USED FOR KEY SCANNING CIRCUIT |
| CN110266319B (zh) * | 2019-06-06 | 2023-07-18 | 苏州达方电子有限公司 | 按键扫描方法、用于按键扫描电路的扫描方法及输入设备 |
| US12124638B2 (en) | 2019-06-06 | 2024-10-22 | Darfon Electronics Corp. | Key scanning method and input device implemented therewith |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5615519B2 (ja) * | 1974-08-12 | 1981-04-10 | ||
| JPS5615520B2 (ja) * | 1974-09-05 | 1981-04-10 | ||
| GB1518951A (en) * | 1974-09-05 | 1978-07-26 | Nippon Musical Instruments Mfg | Key assigner |
| US4022098A (en) * | 1975-10-06 | 1977-05-10 | Ralph Deutsch | Keyboard switch detect and assignor |
| US4074233A (en) * | 1976-06-30 | 1978-02-14 | Norlin Music, Inc. | Selection switch memory circuit |
-
1976
- 1976-07-02 JP JP51078646A patent/JPS5936755B2/ja not_active Expired
-
1977
- 1977-06-29 US US05/811,079 patent/US4138916A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4138916A (en) | 1979-02-13 |
| JPS534527A (en) | 1978-01-17 |
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