JPS593704B2 - 周期比較回路 - Google Patents
周期比較回路Info
- Publication number
- JPS593704B2 JPS593704B2 JP10666576A JP10666576A JPS593704B2 JP S593704 B2 JPS593704 B2 JP S593704B2 JP 10666576 A JP10666576 A JP 10666576A JP 10666576 A JP10666576 A JP 10666576A JP S593704 B2 JPS593704 B2 JP S593704B2
- Authority
- JP
- Japan
- Prior art keywords
- register
- period
- comparison
- adder
- clock data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Landscapes
- Measuring Frequencies, Analyzing Spectra (AREA)
Description
【発明の詳細な説明】
本発明はディジタル的に信号の周期を比較する回路に関
するものである。
するものである。
周期を比較するには、クロックで駆動されるカウンタを
入力信号でもつてゲートすることにより、比較結果を得
ることが出来る。
入力信号でもつてゲートすることにより、比較結果を得
ることが出来る。
しかしこの様な方法では、カウンタはこれ専用のものを
必要とし、さらに基準周期と比較するには、基準周期の
大きさに応じた一定時間の遅延を得る遅延回路を必要と
する。遅延回路をディジタルで構成するには、シフトレ
ジスタの長さ、又はカウンタのフィードバックを基準周
期の大きさに応じて変える必要がある。
必要とし、さらに基準周期と比較するには、基準周期の
大きさに応じた一定時間の遅延を得る遅延回路を必要と
する。遅延回路をディジタルで構成するには、シフトレ
ジスタの長さ、又はカウンタのフィードバックを基準周
期の大きさに応じて変える必要がある。
又、クロック周波数を変える方法も有るが、安定な周波
数を得る為に水晶発振回路等を用いると、５ 可変は容
易でない。本発明の目的は、上記従来技術の欠点を無く
し、構成簡単にして多くの目的に使うのに適した周期比
較回路を提供するにある。
数を得る為に水晶発振回路等を用いると、５ 可変は容
易でない。本発明の目的は、上記従来技術の欠点を無く
し、構成簡単にして多くの目的に使うのに適した周期比
較回路を提供するにある。
本発明の要点は、比較入力ｕ（を）が入つて来たと１０
きの刻時データｘｌ（を）を第１のレジスタに取υ込み
、刻時データｘｌ（を）と基準周期に対応する刻時デー
タの増分ａとを加減算器で加算することにより、基準周
期に対する刻時データＸ２（を＋１）を算出し、第２の
レジスタに蓄える。
きの刻時データｘｌ（を）を第１のレジスタに取υ込み
、刻時データｘｌ（を）と基準周期に対応する刻時デー
タの増分ａとを加減算器で加算することにより、基準周
期に対する刻時データＸ２（を＋１）を算出し、第２の
レジスタに蓄える。
そして次の比１５較入力ｕ（を＋１）が入つて来たとき
の刻時データｘｌ（を＋１）を第１のレジスタに取わ込
み、加減算器で刻時データｘｌ（を＋１）と上記Ｘ２（
を＋１）とを減算することにより、周期比較を行ない、
比較結果ｙ（を＋１）を得るものである。２０すなわち
、 ｘ２（を＋１）■ｘｌ（を）＋ａ ｙ（を＋１）■ ｘｌ（を＋１）−ｘ２（を＋１）を加
減算器で算出することにより、基準周期に対して正負の
周期比較結果を得ることが出来る。
の刻時データｘｌ（を＋１）を第１のレジスタに取わ込
み、加減算器で刻時データｘｌ（を＋１）と上記Ｘ２（
を＋１）とを減算することにより、周期比較を行ない、
比較結果ｙ（を＋１）を得るものである。２０すなわち
、 ｘ２（を＋１）■ｘｌ（を）＋ａ ｙ（を＋１）■ ｘｌ（を＋１）−ｘ２（を＋１）を加
減算器で算出することにより、基準周期に対して正負の
周期比較結果を得ることが出来る。
２５第１図に示す一実施例により本発明を具体的に説明
する。
する。
比較入力ｕが入力端子５に入つて来たとき、入力端子１
からのクロックパルスによつて駆動されるカウンタ２の
出力である刻時データを第１のレ刃 ジスタ３に取り込
む。
からのクロックパルスによつて駆動されるカウンタ２の
出力である刻時データを第１のレ刃 ジスタ３に取り込
む。
ここでカウンタ２は、周期比較する入力信号の周期より
大きい周期を得る様に適当な大きさＮに選ぶことが出来
る。又カウンタ２の底は加減算器Ｔで用いる底と同じで
有ればよく、２進、１０進等周期比較データを扱うのに
万 適した任意の底を用いて良い。そして第２のレジス
タ４の内容を基準周期の刻時データとして、第１のレジ
スタ３と第２のレジスタ４の値とを加減算器７でカウン
タ２の大きさと同じ値Ｎを法として減算を行ない、第３
のレジスタ８に周期比較結果ｙを入力するものである。
大きい周期を得る様に適当な大きさＮに選ぶことが出来
る。又カウンタ２の底は加減算器Ｔで用いる底と同じで
有ればよく、２進、１０進等周期比較データを扱うのに
万 適した任意の底を用いて良い。そして第２のレジス
タ４の内容を基準周期の刻時データとして、第１のレジ
スタ３と第２のレジスタ４の値とを加減算器７でカウン
タ２の大きさと同じ値Ｎを法として減算を行ない、第３
のレジスタ８に周期比較結果ｙを入力するものである。
そして第１のレジスタ３とメモリ６の内容である基準周
期に対する刻時データの増分ａとを加減算器７で加算し
て、次の周期比較入力に対する基準周期刻時データを算
出し、レジスタ４に蓄える。周期比較結果ｙをデイジタ
ル量として扱うにはレジスタ８の内容を出力すれば良い
。さらに、周期比較結果ｙに比例するアナログ量を得る
ためにパルス幅密度変調信号ｚを得るには、カウンタ２
の出力である刻時データを周期比較結果ｙでゲートする
ことにより容易に求められる。
期に対する刻時データの増分ａとを加減算器７で加算し
て、次の周期比較入力に対する基準周期刻時データを算
出し、レジスタ４に蓄える。周期比較結果ｙをデイジタ
ル量として扱うにはレジスタ８の内容を出力すれば良い
。さらに、周期比較結果ｙに比例するアナログ量を得る
ためにパルス幅密度変調信号ｚを得るには、カウンタ２
の出力である刻時データを周期比較結果ｙでゲートする
ことにより容易に求められる。
第２図はそのゲート回路９の一例であり、Ａに回路を、
Ｂにその動作波形を示す。同図は刻時データを４ピツト
にした場合を示す。端子群１１には、上記レジスタ８か
らの位相比較データｙ：ＱＡ，ＱＢ，ＱＣ，ＱＤが入力
される。ＱＡは最下位、ＱＤは最上位である。端子群１
２には刻時データ０Ａ，０Ｂ，０Ｃ，０Ｄが入力される
。０Ａは最下位、０Ｄは最上位である。
Ｂにその動作波形を示す。同図は刻時データを４ピツト
にした場合を示す。端子群１１には、上記レジスタ８か
らの位相比較データｙ：ＱＡ，ＱＢ，ＱＣ，ＱＤが入力
される。ＱＡは最下位、ＱＤは最上位である。端子群１
２には刻時データ０Ａ，０Ｂ，０Ｃ，０Ｄが入力される
。０Ａは最下位、０Ｄは最上位である。
位相比較データｙの各デジツトＱＡ，ＱＢ，ＱＣ，ＱＤ
はＡＮＤゲート群１４に於いてインバータ群１３を経た
刻時データによつてゲートされて、それらの出力は０Ｒ
ゲート１５にて集められ、位相比較データｙに応じたパ
ルス幅密度変調パルス信号ｚを端子１０に得る。同図ｂ
に位相比較データｙの幾つかの場合についてのパルス幅
密度変調パルスｚの波形を示す。図のａは刻時データを
示し、Ｂ，ｃ，ｄ，ｅは位相比較データｙの各デジツト
がＱＤＱＣＱＢ″ＱＡ，″ＱＤＱＣＯＢσＡ，σＤηＣ
ＱＢＱＡ，′ＱＤＯＣ′Ｑ．ＢＱＡの各場合におけるパ
ルス幅密度変調パルスｚの波形を示す。以上のように本
発明によれば、基準周期と比較するのに、基準周期の大
きさに応じた遅延回路を必要とすること無く、また専用
のカウンタを必要としない。
はＡＮＤゲート群１４に於いてインバータ群１３を経た
刻時データによつてゲートされて、それらの出力は０Ｒ
ゲート１５にて集められ、位相比較データｙに応じたパ
ルス幅密度変調パルス信号ｚを端子１０に得る。同図ｂ
に位相比較データｙの幾つかの場合についてのパルス幅
密度変調パルスｚの波形を示す。図のａは刻時データを
示し、Ｂ，ｃ，ｄ，ｅは位相比較データｙの各デジツト
がＱＤＱＣＱＢ″ＱＡ，″ＱＤＱＣＯＢσＡ，σＤηＣ
ＱＢＱＡ，′ＱＤＯＣ′Ｑ．ＢＱＡの各場合におけるパ
ルス幅密度変調パルスｚの波形を示す。以上のように本
発明によれば、基準周期と比較するのに、基準周期の大
きさに応じた遅延回路を必要とすること無く、また専用
のカウンタを必要としない。
メモリ６の内容を変えることにより多くの目的に簡単に
応用出来る。
応用出来る。
従つて、集積回路化を計つた場合もメモリ６の内容を変
えるためには１枚のマスク変更等で容易に変更可能で、
集積回路化にも適し応用範囲は広い。さらに、メモリ６
に複数個の定数を記憶させて、メモリのアドレス切換等
により異なつた基準周期に対して使用出来る。
えるためには１枚のマスク変更等で容易に変更可能で、
集積回路化にも適し応用範囲は広い。さらに、メモリ６
に複数個の定数を記憶させて、メモリのアドレス切換等
により異なつた基準周期に対して使用出来る。
又、複数個の周期比較を同時に行う場合、同一のカウン
タを使用出来、回路の簡略化が計れる。
タを使用出来、回路の簡略化が計れる。
さらに多くの場合周期比較を行う信号の周期が加減算時
間に比して十分大きく、遅延による問題等を生ずること
無く、加減算器は時分割で共用することが出来る。
間に比して十分大きく、遅延による問題等を生ずること
無く、加減算器は時分割で共用することが出来る。
第１図は本発明による一実施例を示すプロツク図、第２
図は第１図の実施例においてパルス幅密度変調信号を得
る為のゲート回路の例を示す図である。 １・・・・・・クロツク入力信号、２・・・・・・カウ
ンタ、３・・・・・・第１のレジスタ、４・・・・・・
第２のレジスタ、５・・・・・・比較信号入力端子、６
・・・・・・メモリ、７・・・・・・加減算器、８・・
・・・・第３のレジスタ、９・・・・・・ゲート回路、
１０・・・・・・出力端子。
図は第１図の実施例においてパルス幅密度変調信号を得
る為のゲート回路の例を示す図である。 １・・・・・・クロツク入力信号、２・・・・・・カウ
ンタ、３・・・・・・第１のレジスタ、４・・・・・・
第２のレジスタ、５・・・・・・比較信号入力端子、６
・・・・・・メモリ、７・・・・・・加減算器、８・・
・・・・第３のレジスタ、９・・・・・・ゲート回路、
１０・・・・・・出力端子。
Claims (1)
- １ クロック信号で駆動されるカウンタと、比較入力信
号が入つて来たときに前記カウンタの出力である刻時デ
ータを取り込む第１のレジスタと、基準周期の刻時デー
タを蓄える第２のレジンタと、前記第１と第２のレジス
タのデータの差を求める加減算器と、該加減算器の出力
である周期比較結果を蓄える第３のレジスタと、基準周
期の刻時データの一周期分に対応する定数を記憶するメ
モリとを有し、該メモリの内容と前記第１のレジスタの
内容とを前記加減算器で加算して前記第２のレジスタに
入れることを特徴とする周期比較回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10666576A JPS593704B2 (ja) | 1976-09-08 | 1976-09-08 | 周期比較回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10666576A JPS593704B2 (ja) | 1976-09-08 | 1976-09-08 | 周期比較回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5332775A JPS5332775A (en) | 1978-03-28 |
| JPS593704B2 true JPS593704B2 (ja) | 1984-01-25 |
Family
ID=14439363
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10666576A Expired JPS593704B2 (ja) | 1976-09-08 | 1976-09-08 | 周期比較回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS593704B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62236382A (ja) * | 1986-03-31 | 1987-10-16 | ゼネラル・モ−タ−ス・コ−ポレ−シヨン | Ｒｆｉ抑圧付きｐｗｍ型電動機作動回路 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6128070U (ja) * | 1984-07-26 | 1986-02-19 | パイオニア株式会社 | デイジタル周波数位相比較器 |
-
1976
- 1976-09-08 JP JP10666576A patent/JPS593704B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62236382A (ja) * | 1986-03-31 | 1987-10-16 | ゼネラル・モ−タ−ス・コ−ポレ−シヨン | Ｒｆｉ抑圧付きｐｗｍ型電動機作動回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5332775A (en) | 1978-03-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS5923614A (ja) | デシメイシヨンフイルタ回路 | |
| US4031476A (en) | Non-integer frequency divider having controllable error | |
| US4860238A (en) | Digital sine generator | |
| US3757261A (en) | Integration and filtration circuit apparatus | |
| JPS58121827A (ja) | パルス発生回路 | |
| JPS593704B2 (ja) | 周期比較回路 | |
| JPH0219021A (ja) | ディジタルパルス幅変調回路 | |
| US3313927A (en) | Pulse width comparator | |
| JP2000258473A (ja) | 無効電力演算装置及び無効電力量測定装置 | |
| JP3089646B2 (ja) | Ｐｗｍ出力回路 | |
| JPS5828786B2 (ja) | デイジタル映像信号をパルス幅変調またはパルス数変調された輝度制御信号に変換する装置 | |
| US3456099A (en) | Pulse width multiplier or divider | |
| JPS5840421Y2 (ja) | デイジタル微分解析機 | |
| US3657635A (en) | Digital phase shift frequency synthesizer | |
| JPS6352808B2 (ja) | ||
| US4156916A (en) | Pulse burst processing system and apparatus | |
| JP3001623B2 (ja) | Ｐｗｍ型ｄ／ａ変換器 | |
| JPH0983368A (ja) | Ｄ／ａ変換回路 | |
| JPS58114104A (ja) | アナログ補間回路 | |
| SU1108441A1 (ru) | Цифровой функциональный преобразователь | |
| SU570047A1 (ru) | Устройство дл воспроизведени функций | |
| SU1088008A1 (ru) | Цифровой функциональный преобразователь | |
| SU1591012A1 (ru) | Цифровой умножитель частоты | |
| SU1635198A1 (ru) | Устройство дл формировани функции принадлежности | |
| JPH10135742A (ja) | 信号波形発生装置 |