JPS593783A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS593783A JPS593783A JP57111523A JP11152382A JPS593783A JP S593783 A JPS593783 A JP S593783A JP 57111523 A JP57111523 A JP 57111523A JP 11152382 A JP11152382 A JP 11152382A JP S593783 A JPS593783 A JP S593783A
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- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/418—Address circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
＋１７ 発明の技術分野
本発明は半導体装置に関し、特に、データ出力バッファ
の高速化をはかった半導体記憶装置に関する。
の高速化をはかった半導体記憶装置に関する。
（２）従来技術と問題点
一般に、ＭＯＳスタティック型半導体記憶装置において
は、ワード線とピット線対との各交差点に７リツプフロ
ツグとして構成されたスタティック型メモリセルが設け
られ、行アドレスバッファ、行アドレスデコーダ、列ア
ドレスノ（ツフハ列アドレスデコーダ等のアドレス手段
によって１つのメモリセルが選択される。読出しモード
においては、選択メモリセルに接続されたピット線対の
電位差がセンスアンプによってセンスされ、すなわち増
幅され、しかる後に、出力バッファを介してデータ出力
が外部へ送出されることになる。
は、ワード線とピット線対との各交差点に７リツプフロ
ツグとして構成されたスタティック型メモリセルが設け
られ、行アドレスバッファ、行アドレスデコーダ、列ア
ドレスノ（ツフハ列アドレスデコーダ等のアドレス手段
によって１つのメモリセルが選択される。読出しモード
においては、選択メモリセルに接続されたピット線対の
電位差がセンスアンプによってセンスされ、すなわち増
幅され、しかる後に、出力バッファを介してデータ出力
が外部へ送出されることになる。
しかしながら、最近、半導体記憶装置の集積度が進み、
この結果、選択メモリセルに流れる電流が小さくなる一
万、出力負荷容量は比較的大きいために、読出しの高速
化が期待できないという問題点があった〇 （３）発明の目的 本発明の目的は、出力バッ７アのデータ出力（おいて、
ローレベルからハイレベルへの変化がハイレベルからロ
ーレベルへの変化よシ遅いことに着目し、アドレス変化
時にはデータ出力を一時的にハイレベルに保持した後に
本来の有効データ出力を得るようにして読出し速度？高
め、前述の従来形における問題点を解決することにある
。
この結果、選択メモリセルに流れる電流が小さくなる一
万、出力負荷容量は比較的大きいために、読出しの高速
化が期待できないという問題点があった〇 （３）発明の目的 本発明の目的は、出力バッ７アのデータ出力（おいて、
ローレベルからハイレベルへの変化がハイレベルからロ
ーレベルへの変化よシ遅いことに着目し、アドレス変化
時にはデータ出力を一時的にハイレベルに保持した後に
本来の有効データ出力を得るようにして読出し速度？高
め、前述の従来形における問題点を解決することにある
。
（４）発明の構成
上述の目的ｔ−達成するために本発明によれば、センス
アンプにて感知された選択メモリセルの情報を外部へ出
力する出力バラフッ回路の出力端のレベル全入力アドレ
ス信号の変化直後、一定時間ハイレベルにクランプする
クランプ手段を具備したことを特徴とする半導体記憶装
置が提供される。
アンプにて感知された選択メモリセルの情報を外部へ出
力する出力バラフッ回路の出力端のレベル全入力アドレ
ス信号の変化直後、一定時間ハイレベルにクランプする
クランプ手段を具備したことを特徴とする半導体記憶装
置が提供される。
＋５Ｊ 発明の実施例
以下、図面により本発明を説明する。
第１図（Ｎ〜ＩＣ）は従来のスタティック型半導体記憶
装置の読出し動作全説明するためのタイミング図である
。第１間開はアドレスＡＤＤの電位変化、第１図（ＢＪ
はセンスアンプのセンスデータＳＤの電位変化、第２図
１ｃＪは出力バッファのデータ出力ＤｏＵＴの電位変化
を示す０すなわち、時刻ｔ。において、アドレスＡＤＤ
電位が変化し、次いで時刻１、においてセンスアンプに
よってセンスデータＳＤの電位が変化する。もちろん、
この場合、アドレスＡＤＤが変化しても、データが同一
であればセンスデータＳＤの電位は変化しない０センス
データＳＤの電位が変化すると、出力バッファのデータ
出力り。ＵＴの電位も時刻ｔ、において変化するが、出
力負荷容量が大きいと、ハイレベルからローレベルへの
変化が時刻ｔ４で終了するのに対し、ローレベルからハ
イレベルへの変化はそれより遅く時刻ｔ、′で終了する
。すなわち、この相違は出力負荷容量の充電動作と放！
動作との差にもとづくものである。従って、読出し動作
速度ｔｒ′ｉ時間Δｔに依存することになる。
装置の読出し動作全説明するためのタイミング図である
。第１間開はアドレスＡＤＤの電位変化、第１図（ＢＪ
はセンスアンプのセンスデータＳＤの電位変化、第２図
１ｃＪは出力バッファのデータ出力ＤｏＵＴの電位変化
を示す０すなわち、時刻ｔ。において、アドレスＡＤＤ
電位が変化し、次いで時刻１、においてセンスアンプに
よってセンスデータＳＤの電位が変化する。もちろん、
この場合、アドレスＡＤＤが変化しても、データが同一
であればセンスデータＳＤの電位は変化しない０センス
データＳＤの電位が変化すると、出力バッファのデータ
出力り。ＵＴの電位も時刻ｔ、において変化するが、出
力負荷容量が大きいと、ハイレベルからローレベルへの
変化が時刻ｔ４で終了するのに対し、ローレベルからハ
イレベルへの変化はそれより遅く時刻ｔ、′で終了する
。すなわち、この相違は出力負荷容量の充電動作と放！
動作との差にもとづくものである。従って、読出し動作
速度ｔｒ′ｉ時間Δｔに依存することになる。
これに対し、不発明においては、アドレスＡＤＤ変化後
、センスアンプのセンスデータ５ＤＯｔ位に無関係に、
所定時間、出カバソファのデータ出力り。ＵＴ ”ハイ
レベルに保持し、その後に、センスデータＳＤの電位に
応じてデータ出力り。ＵＴの電位を変化させている。
、センスアンプのセンスデータ５ＤＯｔ位に無関係に、
所定時間、出カバソファのデータ出力り。ＵＴ ”ハイ
レベルに保持し、その後に、センスデータＳＤの電位に
応じてデータ出力り。ＵＴの電位を変化させている。
第２図（Ｎ〜（１））は本発明に係るスタティック型半
導体記憶装置の睨出し動作を説明するためのタイミング
図であって、第１間開はアドレスＡＤＤの電位変化、第
２図１ｃＪは本発明によシ用いられるクロックパルス信
号ＣＰの電位変化、第２図（Ｃ）はセンスアンプのセン
スデータＳＤの電位変化、第２図（ＤＪは出力バッファ
のデータ出力り。ＵＴの電位変化を示す。すなわち、第
２図ｆＢ）に示すように、アドレスＡＤＤの電位変化時
刻ｔ。から所定時間Ｔのパルス幅のパルス信号ＣＰ’ｌ
ｋ発生させ、これを用いて、第２図１ｃＪ 、 ｆｌ）
に示すように、センスデータＳＤの電位に関係なく、出
力バッファのデータ出力り。ＵＴ ”ノ１イレベルに押
上げもしくは保持する。
導体記憶装置の睨出し動作を説明するためのタイミング
図であって、第１間開はアドレスＡＤＤの電位変化、第
２図１ｃＪは本発明によシ用いられるクロックパルス信
号ＣＰの電位変化、第２図（Ｃ）はセンスアンプのセン
スデータＳＤの電位変化、第２図（ＤＪは出力バッファ
のデータ出力り。ＵＴの電位変化を示す。すなわち、第
２図ｆＢ）に示すように、アドレスＡＤＤの電位変化時
刻ｔ。から所定時間Ｔのパルス幅のパルス信号ＣＰ’ｌ
ｋ発生させ、これを用いて、第２図１ｃＪ 、 ｆｌ）
に示すように、センスデータＳＤの電位に関係なく、出
力バッファのデータ出力り。ＵＴ ”ノ１イレベルに押
上げもしくは保持する。
この後、時刻ｔ、において、データ出力り。ＵＴの電位
は変化するが、第２図（ｌに示すように、この変化ハハ
イレベルからローレベルへの変化のときにのみ行われる
。従って、本発明による読出し動作速度は時間Δｔ′に
依存することになシ、従って、従来に比べて速くなる０ 第３図は本発明に係るスタティック型半導体記憶装置の
一実施例を示すブロック回路図である。
は変化するが、第２図（ｌに示すように、この変化ハハ
イレベルからローレベルへの変化のときにのみ行われる
。従って、本発明による読出し動作速度は時間Δｔ′に
依存することになシ、従って、従来に比べて速くなる０ 第３図は本発明に係るスタティック型半導体記憶装置の
一実施例を示すブロック回路図である。
第３図において、公知のスタティック型メモリセルＣ１
ｊ（’ 、ｊ＝ ０＋１ ＋”・ｖ ｎ−１）がｎ行ｎ
列のマトリクス状に配列され、各メモリセルは１つのワ
ードと１対のビット線とに接続されている０たとえば、
メモリセルＣ８゜はワードＨＷ Ｌｏ 、ビット線ＢＬ
ｏ 、ＢＬｏに接続されている。ワード線ＷＬｏ。
ｊ（’ 、ｊ＝ ０＋１ ＋”・ｖ ｎ−１）がｎ行ｎ
列のマトリクス状に配列され、各メモリセルは１つのワ
ードと１対のビット線とに接続されている０たとえば、
メモリセルＣ８゜はワードＨＷ Ｌｏ 、ビット線ＢＬ
ｏ 、ＢＬｏに接続されている。ワード線ＷＬｏ。
ＷＬ、 、・・・１ＷＬｎ−１の選択は行アドレスデコ
ーダＲＤＯ行選択信号Ｘ６ ｒ ＸＩｒ・・・ｌ Ｘｎ
−１によって行２われ、この場合、行アドレスデコーダ
ＲＤは行アドレスバッファＲＢのアドレス信Ｍ ＡＯ＋
Ａｏ ＋ ＡＩ＋Ａｌ ＋ ”’＋ Ａｚ １ ＋＾
ｔ−１（２’ ＝ｎ ） ｋデコードする。
ーダＲＤＯ行選択信号Ｘ６ ｒ ＸＩｒ・・・ｌ Ｘｎ
−１によって行２われ、この場合、行アドレスデコーダ
ＲＤは行アドレスバッファＲＢのアドレス信Ｍ ＡＯ＋
Ａｏ ＋ ＡＩ＋Ａｌ ＋ ”’＋ Ａｚ １ ＋＾
ｔ−１（２’ ＝ｎ ） ｋデコードする。
また、ビット線ＢＬｏ Ｔ ＢＬｏ ｒ ＢＬＩｒ Ｂ
Ｌｌ、”’＋ ＢＬｎ−１ｒＢＬ、、は列選択ゲートＱ
ＢＯ’ ＱＢ６ ＋ ＱＢｌ １ Ｑｎ’ｔ・・・・。
Ｌｌ、”’＋ ＢＬｎ−１ｒＢＬ、、は列選択ゲートＱ
ＢＯ’ ＱＢ６ ＋ ＱＢｌ １ Ｑｎ’ｔ・・・・。
ＱＢ、ｎ−１’ ＱＢ、ｎ−１’ にそれぞれ接続され
、各ゲート対は列選択信号ｙｏ ｌ ｙ、 ｌ・・・＋
ｙｎ−１によって制御される。すなわち、ビット線対
は列アドレスデコーダＣＤの列選択４８号Ｙ。、Ｙｌ、
・・・ｌ Ｙｎ−□によって行われ、この場合、列アド
レスデコーダＣＤは列アドレスバッファＣＢのアドレス
（ＩＩＡ。、Ａｏ、・・・。
、各ゲート対は列選択信号ｙｏ ｌ ｙ、 ｌ・・・＋
ｙｎ−１によって制御される。すなわち、ビット線対
は列アドレスデコーダＣＤの列選択４８号Ｙ。、Ｙｌ、
・・・ｌ Ｙｎ−□によって行われ、この場合、列アド
レスデコーダＣＤは列アドレスバッファＣＢのアドレス
（ＩＩＡ。、Ａｏ、・・・。
Ａｔ−□’＋ Ａｚ−１’をデコードする０ ビット線
対は選択された列選択ゲー）１−介してデータピッ）ｉ
ＤＢ。
対は選択された列選択ゲー）１−介してデータピッ）ｉ
ＤＢ。
ＤＢに接続される。データビットＭＤＢ、ＤＢにはセン
スアンプＳＡが接続され、さらにその後段に出力バッフ
ァＯＢが接続されている。
スアンプＳＡが接続され、さらにその後段に出力バッフ
ァＯＢが接続されている。
ＰＧは本発明によシ付加され次クロックツくルス発生回
路であって、アドレス信号ＡＯｒ ）Ｌｌ ＋・・・。
路であって、アドレス信号ＡＯｒ ）Ｌｌ ＋・・・。
Ａｔ−１＋ Ａｏ’ｐ・・・ｒ Ａｔ−’１のいずれか
に変化を検出したときに所定時間幅のクロックパルス信
号ＣＰを発生するものである。クロックパルス信号ＣＰ
の電位がハイレベルのときには、センスデータＳＤ。
に変化を検出したときに所定時間幅のクロックパルス信
号ＣＰを発生するものである。クロックパルス信号ＣＰ
の電位がハイレベルのときには、センスデータＳＤ。
ＳＤの電位に関係なく、出力バッ７アＯＢのデータ比力
り。Ｕ、はハイレベルになるようにしている。
り。Ｕ、はハイレベルになるようにしている。
次に、クロックパルス発生回路ＰＧについて第４図、第
５図、第６図（１７〜（８）を参照して説明する。
５図、第６図（１７〜（８）を参照して説明する。
第４図は第３図のクロックパルス発生回路ＰＣのブロッ
ク回路図である。第４図に示すように、パルス発生回路
ＰＧは各アドレス信号ＡＯ＋ ＡＨｒ・・・＊ Ａｔ−
１＋ Ａ≦＋ Ａｌ ＋・・・ｒ ％−１に対してクロ
ックパルス発生回路ＰＧｏ 、ＰＧｌ、・・’、ＰＧｏ
、ＰＧｌ 、”’。
ク回路図である。第４図に示すように、パルス発生回路
ＰＧは各アドレス信号ＡＯ＋ ＡＨｒ・・・＊ Ａｔ−
１＋ Ａ≦＋ Ａｌ ＋・・・ｒ ％−１に対してクロ
ックパルス発生回路ＰＧｏ 、ＰＧｌ、・・’、ＰＧｏ
、ＰＧｌ 、”’。
ＰＧ ’ を有している。従って、いずれか１つの
−１ アドレス信号、たとえばアドレス信号Ａ。が変化すれば
、クロックパルス発生回ＮＰＧａがオアゲートＯＲを介
してクロックパルス信号ＣＰを発生することになる０つ
１シ、第３図において選択されるメモリセルが変化する
と、クロックパルス発生回路ＰＧはクロックパルス信号
ＣＰを発生することになる。
−１ アドレス信号、たとえばアドレス信号Ａ。が変化すれば
、クロックパルス発生回ＮＰＧａがオアゲートＯＲを介
してクロックパルス信号ＣＰを発生することになる０つ
１シ、第３図において選択されるメモリセルが変化する
と、クロックパルス発生回路ＰＧはクロックパルス信号
ＣＰを発生することになる。
彫５図は第４図のクロックパルス発生回ＭＰＧ内の１つ
のクロックパルス発生回路ＰＧ・の詳細な論理回路図で
ある。第５図において、Ｇ、〜Ｇ４はナントゲート、Ｇ
５１Ｇ、はノアゲート、Ｇ、はオアゲート、Ｃ１，Ｃ７
ｔ／ｉキｆパシタである。第６図を参照して動作を説明
すると、アドレス信号Ａｔ（ノードａ）が、第６図（１
）に示すように、“ｌ″ ＩＩ Ｑ ＃と変化すると、
ナントゲートＧ１の出力すは第６図（２）に示すごとく
なシ、ナンドゲー）Ｇ２の出力ｄは第６図（４）に示す
ようにキャパシタＣＩにより若干遅延された反転信号と
なる。この結果、ノアゲートＧ、の出力ｆは、第６図（
５）に示すように、アドレス信号ＡＩの立上シ時に発生
するパルスとなる。ナントゲートＧ３．Ｇ、、キャパシ
タＣ！、ノアゲートＧ６の系統も同様であるが、ナント
ゲートＧａの出力ｇは、第６図（７）に示すように、ア
ドレス信号Ａｉの立下シ時に発生するパルスとなる。従
って、第６図＋８７に示すように、信号ｆ２ｇの結合で
あるオアゲー）Ｇｙの出力ＣＰ、はアドレス信号Ａｉの
変化時に発生するクロックパルス信号となる。
のクロックパルス発生回路ＰＧ・の詳細な論理回路図で
ある。第５図において、Ｇ、〜Ｇ４はナントゲート、Ｇ
５１Ｇ、はノアゲート、Ｇ、はオアゲート、Ｃ１，Ｃ７
ｔ／ｉキｆパシタである。第６図を参照して動作を説明
すると、アドレス信号Ａｔ（ノードａ）が、第６図（１
）に示すように、“ｌ″ ＩＩ Ｑ ＃と変化すると、
ナントゲートＧ１の出力すは第６図（２）に示すごとく
なシ、ナンドゲー）Ｇ２の出力ｄは第６図（４）に示す
ようにキャパシタＣＩにより若干遅延された反転信号と
なる。この結果、ノアゲートＧ、の出力ｆは、第６図（
５）に示すように、アドレス信号ＡＩの立上シ時に発生
するパルスとなる。ナントゲートＧ３．Ｇ、、キャパシ
タＣ！、ノアゲートＧ６の系統も同様であるが、ナント
ゲートＧａの出力ｇは、第６図（７）に示すように、ア
ドレス信号Ａｉの立下シ時に発生するパルスとなる。従
って、第６図＋８７に示すように、信号ｆ２ｇの結合で
あるオアゲー）Ｇｙの出力ＣＰ、はアドレス信号Ａｉの
変化時に発生するクロックパルス信号となる。
第７図は第３図の出力バッ７アＯＢの回路図である。第
７図において、センスデータＳＤはデプレッション型ト
ランジスタＱ１トエンハンスメント型トランジスタＱ、
とによりｍ成されるインバータエ、に供給され、センス
データＳＤはデプレッシコン形ト５ンジスタＱｓトエン
ハンスメント型トランジスタＱ３とによ多構成されるイ
ンバータＩ、に供給される。また、インバータＩＩの出
刃は回路Ｉ３の充電トランジスタＱ、に接続され、イン
バータ■、の出力は回路工、の放電トランジスタＱ６に
接続されている。さらに、本発明によれば、インバータ
エ、の入力側にトランジスタＱ、が接続され、インバー
タエ。
７図において、センスデータＳＤはデプレッション型ト
ランジスタＱ１トエンハンスメント型トランジスタＱ、
とによりｍ成されるインバータエ、に供給され、センス
データＳＤはデプレッシコン形ト５ンジスタＱｓトエン
ハンスメント型トランジスタＱ３とによ多構成されるイ
ンバータＩ、に供給される。また、インバータＩＩの出
刃は回路Ｉ３の充電トランジスタＱ、に接続され、イン
バータ■、の出力は回路工、の放電トランジスタＱ６に
接続されている。さらに、本発明によれば、インバータ
エ、の入力側にトランジスタＱ、が接続され、インバー
タエ。
の出力側にトランジスタＱ６が接続されている。これら
のトランジスタＱ７．Ｑ♂はクロックパルス発生回路Ｐ
Ｇ（第３図９のクロックパルス信号ＣＰによって制御さ
れるものである。
のトランジスタＱ７．Ｑ♂はクロックパルス発生回路Ｐ
Ｇ（第３図９のクロックパルス信号ＣＰによって制御さ
れるものである。
始めに、クロックパルス信ＭＣＰがローレベルの場合に
ついて説明すると、センスデータＳＤの電位はインバー
タ１１によって反転され、センスデータＳＤの電位はイ
ンバータ■、にょって反転される。従って、通常、セン
スデータＳＤ、ＳＤ の−万がハイレベルで他方がロ
ーレベルであるので、トランジスタＱｓ、Ｑｅの一万が
オン状態で他方がオフ状態となる。たとえば、トランジ
スタＱ、がオン状態であれば、トランジスタＱ、の充電
動作にょクデータ出力り。Ｕ、はハイレベルとなシ、他
方、トランジスタＱ、がオン状態であれば、トランジス
タＱ６の放電動作によシデータ出カＤ。Ｕ、はローレベ
ルとなる。すなわち、データ出刃り。ＵＴの電位はセン
スデータＳＤ、ＳＤ の電位に追従することになる。
ついて説明すると、センスデータＳＤの電位はインバー
タ１１によって反転され、センスデータＳＤの電位はイ
ンバータ■、にょって反転される。従って、通常、セン
スデータＳＤ、ＳＤ の−万がハイレベルで他方がロ
ーレベルであるので、トランジスタＱｓ、Ｑｅの一万が
オン状態で他方がオフ状態となる。たとえば、トランジ
スタＱ、がオン状態であれば、トランジスタＱ、の充電
動作にょクデータ出力り。Ｕ、はハイレベルとなシ、他
方、トランジスタＱ、がオン状態であれば、トランジス
タＱ６の放電動作によシデータ出カＤ。Ｕ、はローレベ
ルとなる。すなわち、データ出刃り。ＵＴの電位はセン
スデータＳＤ、ＳＤ の電位に追従することになる。
クロックパルス１′ぎ号ＣＰがハイレベルの場合には、
トランジスタＱ、がオンとなシ、この結果、インバータ
エ、の入力はローレベルとなル、従って、その出力はハ
イレベルとなシ、充電トランジスタＱ５ がオンとなる
。つ１勺、センスデータＳＤの電位に関係なく、充電ト
ランジスタＱＩ＋がオンとなる。同時に、トランジスタ
Ｑ８もオンとなるので、インバータＩ、の出力はローレ
ベルとなシ、放電ト５７シスタＱ６ｔｄオフ状態となる
。つ葦シ、センスデータＳＤの電位に関係なく放電トラ
ンジスタＱ６はオフとなる。結局、センスデータＳＤ、
ＳＤの電位に関係なく、データ出力り。ＵＴはハイレベ
ルとなる。
トランジスタＱ、がオンとなシ、この結果、インバータ
エ、の入力はローレベルとなル、従って、その出力はハ
イレベルとなシ、充電トランジスタＱ５ がオンとなる
。つ１勺、センスデータＳＤの電位に関係なく、充電ト
ランジスタＱＩ＋がオンとなる。同時に、トランジスタ
Ｑ８もオンとなるので、インバータＩ、の出力はローレ
ベルとなシ、放電ト５７シスタＱ６ｔｄオフ状態となる
。つ葦シ、センスデータＳＤの電位に関係なく放電トラ
ンジスタＱ６はオフとなる。結局、センスデータＳＤ、
ＳＤの電位に関係なく、データ出力り。ＵＴはハイレベ
ルとなる。
このようにして、第７図の出力バッファＯＢにオイて、
第２図（ＢＪに示すクロックパルス信号ＣＰおよび第２
図（Ｃ）に示すセンスデータＳＤの電位が与えられると
、データ出力り。ＵＴは第２図ＩＤ）に示す波形となる
。
第２図（ＢＪに示すクロックパルス信号ＣＰおよび第２
図（Ｃ）に示すセンスデータＳＤの電位が与えられると
、データ出力り。ＵＴは第２図ＩＤ）に示す波形となる
。
なお、上記の説明ではスタティック型メモリを例に説明
したが本発明の適用範囲はスタティック型メモリに限定
されるものではない。
したが本発明の適用範囲はスタティック型メモリに限定
されるものではない。
（６） 発明の詳細
な説明したように本発明によれば、読出し速度が従来形
に比べて速くなるという効果を奏する。
に比べて速くなるという効果を奏する。
第１図（４）〜（ＣＪは従来のスタティック型半導体記
憶装置の読出し動作を説明するためのタイミング図、第
２図（４）〜（Ｄ）は本発明に係るスタティック型半導
体記憶装置の読出し動作を説明するためのタイミング図
、第３図は本発明に係るスタティック型半導体記憶装置
の一実施例を示すブロック回路図、第４図は第３図のク
ロックパルス発生回路のブロック回路図、第５図は第４
図のクロックパルス発生回路内の１つのクロックパルス
発生回路ＰＧｉの詳細な論理回路図、第６図（１）〜（
８）は第５図の回路動作を説明するためのタイミング図
、第７図は第３図の出力バッファの回路図である。 Ｃｏｏ＝Ｃｙｌ−１，ｎ−１ニスタテ４’）り型メモリ
セルＷＬｏ＋ ＷＬＩ＋ ”・＋ ＷＬｎ−ｔ ：
ワード線ＢＬｏ 、ＢＬｏ 、・・・＊ Ｂ Ｌｎ−１
ｒ Ｂ Ｌｎ −１ｅビット線ＲＤ：行アドレスデコー
ダ ＲＢ：行アドレスバッファ ＣＤ二列アドレスデコーダ ＣＢ：タリアドレスパノ７ア ＳＡ：センスアンプ ０Ｂ＝Ｉｆ：ｌ力バッファ ＰＧ：クロックパルス発生回路 ＣＰ：クロックパルス情号Ｏ 特許出願人 冨士通株式会社 特許出願代理人 弁理士 宵 木 朗 弁理士 西 舘 オロ 之 （Ａ弁理士
内田幸男 弁理士 山 口 昭 之 （Ｂ （Ｃ ５５６ 第１図 第４図 ワＧ 第５図 ５Ｇ゛ 第６図 手続補正書（自発） 昭和５８年６月３ 日 特許庁長官 若杉和夫殿 １、事件の表示 昭和５７年 特許願 第１１１５２３号２６発明の名
称 半導体記憶装置 ３、補正をする者 事件との関係 特許出願人 ４、代理人 （外 ３名） ５、補正の対象 明細書の［発明の詳細な説明１の欄 ６、補正の内容 １）明細書第４頁第１７行目 「第１図（Ａ）」を「第２図（Ａ）」と補正する。 ２）明細書第６頁第９行目 「各ゲート対」の後に「の選択」を付加する。 ３）明細書第９頁第９行目 「ＱＩ！」を「Ｑｔｊに補正する。
憶装置の読出し動作を説明するためのタイミング図、第
２図（４）〜（Ｄ）は本発明に係るスタティック型半導
体記憶装置の読出し動作を説明するためのタイミング図
、第３図は本発明に係るスタティック型半導体記憶装置
の一実施例を示すブロック回路図、第４図は第３図のク
ロックパルス発生回路のブロック回路図、第５図は第４
図のクロックパルス発生回路内の１つのクロックパルス
発生回路ＰＧｉの詳細な論理回路図、第６図（１）〜（
８）は第５図の回路動作を説明するためのタイミング図
、第７図は第３図の出力バッファの回路図である。 Ｃｏｏ＝Ｃｙｌ−１，ｎ−１ニスタテ４’）り型メモリ
セルＷＬｏ＋ ＷＬＩ＋ ”・＋ ＷＬｎ−ｔ ：
ワード線ＢＬｏ 、ＢＬｏ 、・・・＊ Ｂ Ｌｎ−１
ｒ Ｂ Ｌｎ −１ｅビット線ＲＤ：行アドレスデコー
ダ ＲＢ：行アドレスバッファ ＣＤ二列アドレスデコーダ ＣＢ：タリアドレスパノ７ア ＳＡ：センスアンプ ０Ｂ＝Ｉｆ：ｌ力バッファ ＰＧ：クロックパルス発生回路 ＣＰ：クロックパルス情号Ｏ 特許出願人 冨士通株式会社 特許出願代理人 弁理士 宵 木 朗 弁理士 西 舘 オロ 之 （Ａ弁理士
内田幸男 弁理士 山 口 昭 之 （Ｂ （Ｃ ５５６ 第１図 第４図 ワＧ 第５図 ５Ｇ゛ 第６図 手続補正書（自発） 昭和５８年６月３ 日 特許庁長官 若杉和夫殿 １、事件の表示 昭和５７年 特許願 第１１１５２３号２６発明の名
称 半導体記憶装置 ３、補正をする者 事件との関係 特許出願人 ４、代理人 （外 ３名） ５、補正の対象 明細書の［発明の詳細な説明１の欄 ６、補正の内容 １）明細書第４頁第１７行目 「第１図（Ａ）」を「第２図（Ａ）」と補正する。 ２）明細書第６頁第９行目 「各ゲート対」の後に「の選択」を付加する。 ３）明細書第９頁第９行目 「ＱＩ！」を「Ｑｔｊに補正する。
Claims (1)
- １、センスアンプにて感知された選択メモリセルの情報
を外部へ出力する出力３７７７回路の出力端のレベルを
入力アドレス信号の変化直後、一定時間ハイレベルにク
ランプするクランプ手段を具備したことを特徴とする半
導体記憶装置０
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57111523A JPS593783A (ja) | 1982-06-30 | 1982-06-30 | 半導体記憶装置 |
| US06/508,505 US4539661A (en) | 1982-06-30 | 1983-06-28 | Static-type semiconductor memory device |
| EP83303761A EP0098164B1 (en) | 1982-06-30 | 1983-06-29 | Static type semiconductor memory device |
| DE8383303761T DE3378939D1 (en) | 1982-06-30 | 1983-06-29 | Static type semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57111523A JPS593783A (ja) | 1982-06-30 | 1982-06-30 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS593783A true JPS593783A (ja) | 1984-01-10 |
| JPS6310517B2 JPS6310517B2 (ja) | 1988-03-07 |
Family
ID=14563483
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57111523A Granted JPS593783A (ja) | 1982-06-30 | 1982-06-30 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS593783A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04113583A (ja) * | 1990-08-31 | 1992-04-15 | Nec Ic Microcomput Syst Ltd | センスアンプ駆動回路 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0343719U (ja) * | 1989-09-04 | 1991-04-24 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5619587A (en) * | 1979-07-27 | 1981-02-24 | Nec Corp | Memory circuit |
-
1982
- 1982-06-30 JP JP57111523A patent/JPS593783A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5619587A (en) * | 1979-07-27 | 1981-02-24 | Nec Corp | Memory circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04113583A (ja) * | 1990-08-31 | 1992-04-15 | Nec Ic Microcomput Syst Ltd | センスアンプ駆動回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6310517B2 (ja) | 1988-03-07 |
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