JPS593786A - スタテイツク型半導体記憶装置 - Google Patents
スタテイツク型半導体記憶装置Info
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- JPS593786A JPS593786A JP57111535A JP11153582A JPS593786A JP S593786 A JPS593786 A JP S593786A JP 57111535 A JP57111535 A JP 57111535A JP 11153582 A JP11153582 A JP 11153582A JP S593786 A JPS593786 A JP S593786A
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- Japan
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- bit
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/418—Address circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は半導体装置に関し、特に、ＭＯＳ スタティ
ック型半導体記憶装置に関する。
ック型半導体記憶装置に関する。
（２）従来技術と問題点
一般に、ＭＯＳスタティック型半導体記憶装置において
は、ワード線とピット線刻との交差点にフリップフロッ
グとして構成されたスタティック型メモリセルが配列さ
、れ、ビット線対は負荷トランジスタを介して電源に接
続されている。従って、非選択モードにあっては、ビッ
ト線対は充電され所定電位に保持されている。選択モー
ドたとえば読出しモードにおいては、選択ワード線に接
続されたメモリセルがビット線対に電気的に接続され、
電流がビット線からメモリセルへ流れる。この結果、ピ
ット線間に電位差が発生し、その電位差がセンスアンズ
によってセンスされすなわち増幅されて、次いで、出力
バッフ丁を介してデータ出力が外部へ送出されることに
なる。このとき、ピット線間に適切な電位差を発生させ
るために、メモリセル内のトランゾスタのｆｍと負荷ト
ランゾスタのｆｍとは適切な関係がある。従２て、負荷
トランジスタのｆｍは大きくも小さくもできない。
は、ワード線とピット線刻との交差点にフリップフロッ
グとして構成されたスタティック型メモリセルが配列さ
、れ、ビット線対は負荷トランジスタを介して電源に接
続されている。従って、非選択モードにあっては、ビッ
ト線対は充電され所定電位に保持されている。選択モー
ドたとえば読出しモードにおいては、選択ワード線に接
続されたメモリセルがビット線対に電気的に接続され、
電流がビット線からメモリセルへ流れる。この結果、ピ
ット線間に電位差が発生し、その電位差がセンスアンズ
によってセンスされすなわち増幅されて、次いで、出力
バッフ丁を介してデータ出力が外部へ送出されることに
なる。このとき、ピット線間に適切な電位差を発生させ
るために、メモリセル内のトランゾスタのｆｍと負荷ト
ランゾスタのｆｍとは適切な関係がある。従２て、負荷
トランジスタのｆｍは大きくも小さくもできない。
最近、ＭＯＳスタ。ティック型半導体記憶装置も高集積
化が進み、従って、これに伴って、メモリセルおよび周
辺回路素子も小型化している。この場合、当然、メモリ
セル内のトランジスタのｆｒｎも小さくなっているので
、負荷トランジスタのｔｍも小さく女っている。しかし
ながら、ビット線の容量は大きいので、メモリセルによ
るビット線の駆動能力は小さくなり、従って、ピット線
電位の変化が遅くなり、読出し速度が低下するという問
題点がある。
化が進み、従って、これに伴って、メモリセルおよび周
辺回路素子も小型化している。この場合、当然、メモリ
セル内のトランジスタのｆｒｎも小さくなっているので
、負荷トランジスタのｔｍも小さく女っている。しかし
ながら、ビット線の容量は大きいので、メモリセルによ
るビット線の駆動能力は小さくなり、従って、ピット線
電位の変化が遅くなり、読出し速度が低下するという問
題点がある。
（３）発明の目的
本発明の目的は、ワード線の電位の変化時のみビット線
と電源とをしゃ断するという構想にもとづき、ビット線
の充電を停止してメモリセルによるビット線駆動能力を
犬にし、これにより、ビット線電位の変化を早めて読出
し速度を速くし、前述の従来形における問題点を解決す
ることにある。
と電源とをしゃ断するという構想にもとづき、ビット線
の充電を停止してメモリセルによるビット線駆動能力を
犬にし、これにより、ビット線電位の変化を早めて読出
し速度を速くし、前述の従来形における問題点を解決す
ることにある。
（４）発明の構成
上述の目的を達成するために本発明によれば、複数のワ
ード線、複数のビット線対、前記ワード線と前記ビット
線対との各交差点に設けられたスタティック型メモリセ
ル、前記ワード線を選択するためのワードデコーダ、前
記ビット線対と電源との間に設けられ前記ビット線に電
流を供給するだめの電流供給手段、および選択ワード線
の電位が確定したことを検知する検知手段を備え、前記
選択ワード線の電位確定後、一定時間、前記電流供給手
段から前記ビット線対に対する電流の供給を停止するよ
うにしたことを特徴とするスタティック型半導体記憶装
置が提供される。
ード線、複数のビット線対、前記ワード線と前記ビット
線対との各交差点に設けられたスタティック型メモリセ
ル、前記ワード線を選択するためのワードデコーダ、前
記ビット線対と電源との間に設けられ前記ビット線に電
流を供給するだめの電流供給手段、および選択ワード線
の電位が確定したことを検知する検知手段を備え、前記
選択ワード線の電位確定後、一定時間、前記電流供給手
段から前記ビット線対に対する電流の供給を停止するよ
うにしたことを特徴とするスタティック型半導体記憶装
置が提供される。
（５）発明の実施例
以下、図面により本発明を説明する。
第１図は本発明に係るスタティック型半導体記憶装置の
一実施例を示すブロック回路図である。
一実施例を示すブロック回路図である。
第１図において、各スタティック型メモリセルＣｏｏ
ｈ Ｃｏｔ ＋ Ｃｔｏ ｓ Ｃｕ （一般には、ｎ行
×ｎ列）は、負荷Ｒ１−＆−父差結合されフリップフロ
ップを構成スる駆動トランジスタＱ −Ｑ！ 、）ラン
スフ了ｒ−トトランソスタＱ、、Ｑ４ から構成され
ている。
ｈ Ｃｏｔ ＋ Ｃｔｏ ｓ Ｃｕ （一般には、ｎ行
×ｎ列）は、負荷Ｒ１−＆−父差結合されフリップフロ
ップを構成スる駆動トランジスタＱ −Ｑ！ 、）ラン
スフ了ｒ−トトランソスタＱ、、Ｑ４ から構成され
ている。
トランスファｆ−）トランジスタＱｓ、Ｑ４Ｕピットｍ
ＢＬＯ，ＢＬｏ（もしくは１３Ｌ、 、ＢＬ、 ）に撃
続され、これらのオン、オフはワード線ｕＶＬｏ （も
しくはＷＬ、 ）上の行選択信号Ｘ。（もしくはＸＩ）
によって制御される。すなわち、メモリセルは１つのワ
へ 一ド線と１対のビット線とに接続されている。ワード線
ＷＬ、、ＷＬ、 の選択はワードデコーダＷＤによっ
て行われる。また、ビット線ＢＬＯ，ＢＬＯ。
ＢＬＯ，ＢＬｏ（もしくは１３Ｌ、 、ＢＬ、 ）に撃
続され、これらのオン、オフはワード線ｕＶＬｏ （も
しくはＷＬ、 ）上の行選択信号Ｘ。（もしくはＸＩ）
によって制御される。すなわち、メモリセルは１つのワ
へ 一ド線と１対のビット線とに接続されている。ワード線
ＷＬ、、ＷＬ、 の選択はワードデコーダＷＤによっ
て行われる。また、ビット線ＢＬＯ，ＢＬＯ。
ＢＬ、、ＢＬ、 は列選択” ＱＢｏ ＊ ＱＢ（１
ｍ Ｑｎ、 ｓＱＢ、〆にそれぞれ接続され、各ｆ−）
対の選択は列選択信号Ｙ。、Ｙ、によって行われ、また
、これらの列選択信号は図示しないコラムデコーダによ
って選択される。ビット線対は選択された列選択ダート
を介してデータピッ）ＩＤＢ 、ＤＢに接続される。デ
ータビット線ＤＢ 、ＤＢにはセンスアングＳＡが接続
され、さらにその後段に出カバソファＯＢが接続されて
いる。
ｍ Ｑｎ、 ｓＱＢ、〆にそれぞれ接続され、各ｆ−）
対の選択は列選択信号Ｙ。、Ｙ、によって行われ、また
、これらの列選択信号は図示しないコラムデコーダによ
って選択される。ビット線対は選択された列選択ダート
を介してデータピッ）ＩＤＢ 、ＤＢに接続される。デ
ータビット線ＤＢ 、ＤＢにはセンスアングＳＡが接続
され、さらにその後段に出カバソファＯＢが接続されて
いる。
また、ビットｍ ＢＬｏ −ＢＬｏ 、 ＢＬｔ 、
ＢＬＩ は負荷トランジスタＱ Ｌｏｌ ＱＬ、６
＊ ＱＬ、 ｔ ＱＬＨを介し工れに呵り３．− て電源ＶａＯに接続さＷ’ｌ／ヤット線ＢＬＩ −ＢＬ
ｏ 。
ＢＬＩ は負荷トランジスタＱ Ｌｏｌ ＱＬ、６
＊ ＱＬ、 ｔ ＱＬＨを介し工れに呵り３．− て電源ＶａＯに接続さＷ’ｌ／ヤット線ＢＬＩ −ＢＬ
ｏ 。
ＢＬ、、ＢＬ、は所定電位に充電される。
本発明によれば、ワード線ＷＬｏ 、ＷＬ、の終端にク
ロックパルス発生回路ＣＫを付加し、これにより、いず
れか１つのワード線の電位の立上りを検出して所定時間
幅のクロックパルスＣＰを発生させている。すなわち、
新しいデータの読出し時を検出していることになる。こ
れを用いて、読出し開始時には負荷トランジスタＱＬ０
．Ｑｈ’ ＩＱＬＩ ｔ ＱＬ＋をカットオフさせて
、メモリセルによるビット線の駆動能力を大きくしてい
る。なお、このクロックパルス発生回路ＣＫはワード線
ＷＬＯ。
ロックパルス発生回路ＣＫを付加し、これにより、いず
れか１つのワード線の電位の立上りを検出して所定時間
幅のクロックパルスＣＰを発生させている。すなわち、
新しいデータの読出し時を検出していることになる。こ
れを用いて、読出し開始時には負荷トランジスタＱＬ０
．Ｑｈ’ ＩＱＬＩ ｔ ＱＬ＋をカットオフさせて
、メモリセルによるビット線の駆動能力を大きくしてい
る。なお、このクロックパルス発生回路ＣＫはワード線
ＷＬＯ。
ＷＬ、 においてワードデコーダＷＤと反対側の終端
に位置する。つまり、クロックパルス発生回路ＣＫは行
選択信号がワード線の終端まで伝播したときを検出して
クロックパルス信号ＣＰを発生している。
に位置する。つまり、クロックパルス発生回路ＣＫは行
選択信号がワード線の終端まで伝播したときを検出して
クロックパルス信号ＣＰを発生している。
第２図（４）〜Ｇ）を参照して第１図の回路動作を説明
する。第２図（ト）に示すように行アドレス信号ＡＤＤ
が変化すると、ワードデコーダＷＤは第２図（［３）に
示すように行選択信号Ｘ。、Ｘ、を変化させる。第２図
（Ｂ）においては、ワード線ＷＬｏ が非選択から選択
へ、ワード線ＷＬ、 が選択から非選択へ変化する。
する。第２図（ト）に示すように行アドレス信号ＡＤＤ
が変化すると、ワードデコーダＷＤは第２図（［３）に
示すように行選択信号Ｘ。、Ｘ、を変化させる。第２図
（Ｂ）においては、ワード線ＷＬｏ が非選択から選択
へ、ワード線ＷＬ、 が選択から非選択へ変化する。
このとき、クロック・臂ルス発生回路ＣＫは行選択信号
Ｘ。の立上シを検出して第２図Ｃ）に示すクロックパル
ス信号ＣＰを発生する。このクロックツ（ルス信号ＣＰ
はインバータＩＮＶ。
Ｘ。の立上シを検出して第２図Ｃ）に示すクロックパル
ス信号ＣＰを発生する。このクロックツ（ルス信号ＣＰ
はインバータＩＮＶ。
によって反転され、第２図Ｑ））の反転信号ＣＰが負荷
トランジスタＱＬｏｔＱＬ、’ ＳＱＬ、＊ＱＬ＋’の
ｒ−トに供給されるので、負荷トランジスタはカットオ
フする。この結果、ピット線Ｂｉ、Ｏ、ＢＬｏ 。
トランジスタＱＬｏｔＱＬ、’ ＳＱＬ、＊ＱＬ＋’の
ｒ−トに供給されるので、負荷トランジスタはカットオ
フする。この結果、ピット線Ｂｉ、Ｏ、ＢＬｏ 。
ＢＬｌ 、ＢＬｎが電源獅から切離され、ビット線から
メモリセルへ流れる電流によシ急速にビット線間の電位
差が拡大する。たとえば、メモリセルｃｏｏ Ｉ ｃ、
、のトランジスタＱ１がオン状態であれば、上述の電流
はＩ Ｌ ６ ＊ ■Ｌ Ｉで示される。なお、ここで
は、列選択信号Ｙｏ 、 Ｙｔ のいずれか１つはハイ
レベルにある。従って、この場合、選択ビット線対はデ
ータビット線対ＤＢ、ＤＢに接続され、この電位は第２
図いに示すごとく変化する。このデータビット線対ＤＢ
、ＤＢの電位はセンスデータＳＡによって増幅され、第
２図いに示すセンスデータＳＤ 、ＳＤが得られる。こ
のセンスデータ５ｌ）ＩＳυは出力パッファＯＢ内のラ
ッチ回路にラッチされ、出カバ；ファＯＢの出力ＤＯＩ
ＪＴは第２図Ｇ）のごとくなる。なお、第２図■の点線
は負荷トランジスタをカットオフしない場合のデータビ
ット線ＤＢ 、ＤＢの電位を示す。
メモリセルへ流れる電流によシ急速にビット線間の電位
差が拡大する。たとえば、メモリセルｃｏｏ Ｉ ｃ、
、のトランジスタＱ１がオン状態であれば、上述の電流
はＩ Ｌ ６ ＊ ■Ｌ Ｉで示される。なお、ここで
は、列選択信号Ｙｏ 、 Ｙｔ のいずれか１つはハイ
レベルにある。従って、この場合、選択ビット線対はデ
ータビット線対ＤＢ、ＤＢに接続され、この電位は第２
図いに示すごとく変化する。このデータビット線対ＤＢ
、ＤＢの電位はセンスデータＳＡによって増幅され、第
２図いに示すセンスデータＳＤ 、ＳＤが得られる。こ
のセンスデータ５ｌ）ＩＳυは出力パッファＯＢ内のラ
ッチ回路にラッチされ、出カバ；ファＯＢの出力ＤＯＩ
ＪＴは第２図Ｇ）のごとくなる。なお、第２図■の点線
は負荷トランジスタをカットオフしない場合のデータビ
ット線ＤＢ 、ＤＢの電位を示す。
第３図は第１図のクロッツノ９ルス発生回路ＣＫの回路
図である。第３図トランソスタＱｓｓ ＋ （Ｊ１２
＋Ｑ３３はノアク’−）Ｇ、 を構成し、トランジスタ
Ｑｓ４ｅＱｓｓはインバータＩＮＶ、を構成し、トラン
ジスタＱｓｅ ＋ Ｑｓｙ ＋ Ｑｓｓは／ｆｌ”−）
Ｇ、を構成しティる。たとえば、行選択信号Ｘ、、Ｘｌ
が共にローレベルのとき、正祐には、行選択信号Ｘ１．
Ｘ、が共にトランジスタＱｓ２＊Ｑａｓのスレッシュホ
ールド電圧（ｖｔｈ）値以下のとき（第２図（Ｂ）の期
間Ｔ、に相当）、ノアケ゛−トＧ、の出力はハイレベル
となる。従って、インバータＩＮＶ、の出力およびフア
ゲートＧ、の出力ＣＰもローレベルとなる。次に、行選
択信号Ｘ０がスレッシュホールド電圧値を超えると、ノ
アＰ−）Ｇ、の出力がハイレベルからローレベルへ変化
シ、従って、ノアｆ−）Ｇ、のトランジスタＱｓｓがオ
フとなり、出力ＣＰは立上る。他方、インバータＩＮＶ
、の出力はキャパシタＣの存在のために所定時間後にロ
ーレベルからハイレベルに変化する。このとき、インバ
ータＩＮ■の出力がトランジスタＱｓｙのスレッシュホ
ールド電圧値を超えると、ノアｆ−トＧ、の出力ＣＰは
再びローレベルへ変化する。すなわち、トランジスタＱ
ｕおよびキャノｆシタＣの時定数によるクロックパルス
が発生することになる。
図である。第３図トランソスタＱｓｓ ＋ （Ｊ１２
＋Ｑ３３はノアク’−）Ｇ、 を構成し、トランジスタ
Ｑｓ４ｅＱｓｓはインバータＩＮＶ、を構成し、トラン
ジスタＱｓｅ ＋ Ｑｓｙ ＋ Ｑｓｓは／ｆｌ”−）
Ｇ、を構成しティる。たとえば、行選択信号Ｘ、、Ｘｌ
が共にローレベルのとき、正祐には、行選択信号Ｘ１．
Ｘ、が共にトランジスタＱｓ２＊Ｑａｓのスレッシュホ
ールド電圧（ｖｔｈ）値以下のとき（第２図（Ｂ）の期
間Ｔ、に相当）、ノアケ゛−トＧ、の出力はハイレベル
となる。従って、インバータＩＮＶ、の出力およびフア
ゲートＧ、の出力ＣＰもローレベルとなる。次に、行選
択信号Ｘ０がスレッシュホールド電圧値を超えると、ノ
アＰ−）Ｇ、の出力がハイレベルからローレベルへ変化
シ、従って、ノアｆ−）Ｇ、のトランジスタＱｓｓがオ
フとなり、出力ＣＰは立上る。他方、インバータＩＮＶ
、の出力はキャパシタＣの存在のために所定時間後にロ
ーレベルからハイレベルに変化する。このとき、インバ
ータＩＮ■の出力がトランジスタＱｓｙのスレッシュホ
ールド電圧値を超えると、ノアｆ−トＧ、の出力ＣＰは
再びローレベルへ変化する。すなわち、トランジスタＱ
ｕおよびキャノｆシタＣの時定数によるクロックパルス
が発生することになる。
（６）発明の詳細
な説明したように本発明によれば、読出し動作開始には
ピット線を電源よシしゃ断しているので、メモリセルに
よるピット線駆動能力が増大し、この結果、高速の読出
しが期待できる。
ピット線を電源よシしゃ断しているので、メモリセルに
よるピット線駆動能力が増大し、この結果、高速の読出
しが期待できる。
第１図は本発明に係るスタティック型半導体記憶装置の
一実施例を示す！ロック回路図、第２図（２）〜Ｇ）は
第１図の回路内に現われる信号のタイミング図、第３図
は第１図のクロックツ’？ルス発生回路の回路図である
。 Ｃｏｏ ｓ Ｃｏ１５ Ｃｔｏ ＋ＣＩ＋ ”・メモリ
セル、ＷＬｏ、ＷＬ、 −・・ワード線、 ＢＬＯ、ＢＬｏ 、ＢＬｌ、 ＢＬ＋ −ビット線、
ＷＤ・・−ワードデコーダ、 ＣＫ・・・クロックパルス発生回路、 ＱＬｏ＋ Ｑｔ、； ｒ ＱＬ、 ＋ ＱＬ、′’・・
負荷トランジスタ、ｖｃＯ・・・電源。 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士 西 舘 和 之 弁理士 内 １）幸 男 弁理士 山 口 昭 之 第 ２図 第３図 手続補正書（自発） 昭和３８年を月２１ 日 特許庁長官 若杉和夫殿 １、事件の表示 昭和５７年 特許願 第１１１５３５号２、発明の名
称 スタティック型半導体記憶装置 ３、補正をする者 事件との関係 特許出願人 名称 （５２２）富士通株式会社 ４、代理人 明細書の「発明の詳細な説明」の欄 ６、補正の内容 １）明細書第８頁第１０行目 「第３図」を「第３図において、、１１と補正する。 ２）明細書第８頁第１５行目 ［Ｘ、 、 ｘｔｊをＦＸｏ、Ｘ＋ｊと補正する。
一実施例を示す！ロック回路図、第２図（２）〜Ｇ）は
第１図の回路内に現われる信号のタイミング図、第３図
は第１図のクロックツ’？ルス発生回路の回路図である
。 Ｃｏｏ ｓ Ｃｏ１５ Ｃｔｏ ＋ＣＩ＋ ”・メモリ
セル、ＷＬｏ、ＷＬ、 −・・ワード線、 ＢＬＯ、ＢＬｏ 、ＢＬｌ、 ＢＬ＋ −ビット線、
ＷＤ・・−ワードデコーダ、 ＣＫ・・・クロックパルス発生回路、 ＱＬｏ＋ Ｑｔ、； ｒ ＱＬ、 ＋ ＱＬ、′’・・
負荷トランジスタ、ｖｃＯ・・・電源。 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士 西 舘 和 之 弁理士 内 １）幸 男 弁理士 山 口 昭 之 第 ２図 第３図 手続補正書（自発） 昭和３８年を月２１ 日 特許庁長官 若杉和夫殿 １、事件の表示 昭和５７年 特許願 第１１１５３５号２、発明の名
称 スタティック型半導体記憶装置 ３、補正をする者 事件との関係 特許出願人 名称 （５２２）富士通株式会社 ４、代理人 明細書の「発明の詳細な説明」の欄 ６、補正の内容 １）明細書第８頁第１０行目 「第３図」を「第３図において、、１１と補正する。 ２）明細書第８頁第１５行目 ［Ｘ、 、 ｘｔｊをＦＸｏ、Ｘ＋ｊと補正する。
Claims (1)
- 【特許請求の範囲】 １、複数のワード線、複数のビット線対、前記ワード線
と前記ビット線対との各交差点に設けられたスタティッ
ク型メモリセル、前記ワード線を選択するためのワード
デコーダ、前記ビット線対と電源との間に設けられ前記
ビット線に電流を供給するだめの電流供給手段、および
選択ワード線の電位が確定したことを検知する検知手段
を備え、前記選択ワード線の電位ｂＷ泥足後一定時間、
前記電流供給手段から前記ビット線対に対する電流の供
給を停止するようにしたことを特徴とするスタティック
型半導体記憶装置。 ２、前記検知手段と前記ワードデコーダとがワード線に
対して互いに反対側で接続されたことを特徴とする特許
請求の範囲第１項に記載のスタティック型半導体記憶装
置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57111535A JPS593786A (ja) | 1982-06-30 | 1982-06-30 | スタテイツク型半導体記憶装置 |
| US06/508,505 US4539661A (en) | 1982-06-30 | 1983-06-28 | Static-type semiconductor memory device |
| EP83303761A EP0098164B1 (en) | 1982-06-30 | 1983-06-29 | Static type semiconductor memory device |
| DE8383303761T DE3378939D1 (en) | 1982-06-30 | 1983-06-29 | Static type semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57111535A JPS593786A (ja) | 1982-06-30 | 1982-06-30 | スタテイツク型半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS593786A true JPS593786A (ja) | 1984-01-10 |
| JPS6313276B2 JPS6313276B2 (ja) | 1988-03-24 |
Family
ID=14563806
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57111535A Granted JPS593786A (ja) | 1982-06-30 | 1982-06-30 | スタテイツク型半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS593786A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61202337A (ja) * | 1985-03-01 | 1986-09-08 | Olympus Optical Co Ltd | 光学的情報記録再生装置 |
| JPS6214393A (ja) * | 1985-07-12 | 1987-01-22 | Nec Corp | スタテイツク半導体記憶装置 |
| JPS6460892A (en) * | 1987-06-24 | 1989-03-07 | Intel Corp | Decoder circuit for coupling data stored in memory with detector |
| JPH04159687A (ja) * | 1990-10-23 | 1992-06-02 | Nec Ic Microcomput Syst Ltd | プリチャージ回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5727489A (en) * | 1980-07-24 | 1982-02-13 | Nec Corp | Memory device |
-
1982
- 1982-06-30 JP JP57111535A patent/JPS593786A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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|---|---|---|---|---|
| JPS61202337A (ja) * | 1985-03-01 | 1986-09-08 | Olympus Optical Co Ltd | 光学的情報記録再生装置 |
| JPS6214393A (ja) * | 1985-07-12 | 1987-01-22 | Nec Corp | スタテイツク半導体記憶装置 |
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| JPH04159687A (ja) * | 1990-10-23 | 1992-06-02 | Nec Ic Microcomput Syst Ltd | プリチャージ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6313276B2 (ja) | 1988-03-24 |
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