JPS5939000A - メモリパリテイアラ−ム表示制御方式 - Google Patents
メモリパリテイアラ−ム表示制御方式Info
- Publication number
- JPS5939000A JPS5939000A JP57148416A JP14841682A JPS5939000A JP S5939000 A JPS5939000 A JP S5939000A JP 57148416 A JP57148416 A JP 57148416A JP 14841682 A JP14841682 A JP 14841682A JP S5939000 A JPS5939000 A JP S5939000A
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- JP
- Japan
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- parity
- signal
- alarm
- processor
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
-
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は各々主記憶ｆｔ置（メインメモリ）を有するマ
ルチプロセッサからなる端末装置の当該メモリパリティ
監視結果の外部表示制御方式に関する。
ルチプロセッサからなる端末装置の当該メモリパリティ
監視結果の外部表示制御方式に関する。
従来、マルチプロセッサ構成の端末装置では、この種の
メモリパリティアラーム検出結果は外部に表示していな
いか、又は下記に依るのが一般的であった。
メモリパリティアラーム検出結果は外部に表示していな
いか、又は下記に依るのが一般的であった。
まず、上位のプロセッサ制御部側で下位のプロセッサ側
主メモリパリティアラーム検出を表示制御しているもの
で、第１図に示すように、通常下位プロセッサ側の主メ
モ！ＪＭＭＩに対してデータを書込む場合は、パリティ
ビット生成５Ｇ＋・：Ｎによりパリティピラトラ付加し
、データ読取時には、パリティ信号検出器Ｃ）ＩＫによ
シ格納パリティピットを含めたデータ情報の誤まり全チ
ェックし、装置の信頼性等全管理して来た。
主メモリパリティアラーム検出を表示制御しているもの
で、第１図に示すように、通常下位プロセッサ側の主メ
モ！ＪＭＭＩに対してデータを書込む場合は、パリティ
ビット生成５Ｇ＋・：Ｎによりパリティピラトラ付加し
、データ読取時には、パリティ信号検出器Ｃ）ＩＫによ
シ格納パリティピットを含めたデータ情報の誤まり全チ
ェックし、装置の信頼性等全管理して来た。
本検出結果を表示する場合、次の仲な制御によって来た
。まず、下位プロセッサ側ではパリティ信号検出回路か
らの当該アラーム信号を７リツプフロ、フ（Ｆ／Ｆ ）
に蓄わえ、本状態信号を、上位プロセッサ側とのインタ
フェースの中の一信号として特別に設け、これを経由し
て、上位プロセッサ側が読出回路ＳＥＮによ少本信号ｅ
［出すことで、当該アラームを検出判読しこれによや、
上位プロセッサ側は上位プロセッサ側制御部の表示セッ
ト回路ＳＥＴに伝達駆動し、外部の表示器ＬＡＰ。
。まず、下位プロセッサ側ではパリティ信号検出回路か
らの当該アラーム信号を７リツプフロ、フ（Ｆ／Ｆ ）
に蓄わえ、本状態信号を、上位プロセッサ側とのインタ
フェースの中の一信号として特別に設け、これを経由し
て、上位プロセッサ側が読出回路ＳＥＮによ少本信号ｅ
［出すことで、当該アラームを検出判読しこれによや、
上位プロセッサ側は上位プロセッサ側制御部の表示セッ
ト回路ＳＥＴに伝達駆動し、外部の表示器ＬＡＰ。
例えば発光ダイオード等に表示し、アラームが発生した
こと全操作者に伝える方法をとっていた。
こと全操作者に伝える方法をとっていた。
本表示制御方式ではプロセッサを介した制御方式である
ため、メモリパリティアラーム検出時にたまた壕（比較
的多い）何んらかの原因でプロセッサバストル現象とな
った場合は、結局表示器にアラーム表示をできないこと
が多く役目を果たせなかった。これを避けるため主メモ
リローカルに、操作パキル上の表示器以外に別の表示器
４有し、装置内部（パッケージレベル）全のぞくことに
より、純ハードウェア的に当該パリティアラーム検出全
判断できる様にもしていた。つまシ二重化してかつ破卵
であり直接的でなかった。又、プログラム制御なのでメ
モリも少量ではあるが消費し、ていた。
ため、メモリパリティアラーム検出時にたまた壕（比較
的多い）何んらかの原因でプロセッサバストル現象とな
った場合は、結局表示器にアラーム表示をできないこと
が多く役目を果たせなかった。これを避けるため主メモ
リローカルに、操作パキル上の表示器以外に別の表示器
４有し、装置内部（パッケージレベル）全のぞくことに
より、純ハードウェア的に当該パリティアラーム検出全
判断できる様にもしていた。つまシ二重化してかつ破卵
であり直接的でなかった。又、プログラム制御なのでメ
モリも少量ではあるが消費し、ていた。
本宅間では下位プロセッサ側でのＦ／Ｆｉ撤去し上位、
下位のプロセッサ間のインタフェースにおいて各々のプ
ロセッサ制御信号に共通にして標準的な信号（レディ）
を使用し、主メモリ部で簡易な回路で本信号全出力ｆｌ
ｉ制御することによりインタフェース・バスに放出し上
位のプロセッザ表示制御（プログラム制御）を介するこ
となくＩ１１接的に表示器駆動回路に伝え純ハードウェ
ア制御Ｖこよツメモリパリティアラーム検出′？を表示
１．ようとしたものである。ハードウェアとしてはパリ
ティ検出回路ｓ Ｆ、／ Ｆ 、読出制御回路１衷示セ
ット回路が省け、純ハードウェア制御のみでパリティア
ラーム検出表示全可能とすることを特雀とするものであ
る。
下位のプロセッサ間のインタフェースにおいて各々のプ
ロセッサ制御信号に共通にして標準的な信号（レディ）
を使用し、主メモリ部で簡易な回路で本信号全出力ｆｌ
ｉ制御することによりインタフェース・バスに放出し上
位のプロセッザ表示制御（プログラム制御）を介するこ
となくＩ１１接的に表示器駆動回路に伝え純ハードウェ
ア制御Ｖこよツメモリパリティアラーム検出′？を表示
１．ようとしたものである。ハードウェアとしてはパリ
ティ検出回路ｓ Ｆ、／ Ｆ 、読出制御回路１衷示セ
ット回路が省け、純ハードウェア制御のみでパリティア
ラーム検出表示全可能とすることを特雀とするものであ
る。
本発明は、マルチプロセッサ構成の端末装置における各
々の主メモリ部のメモリパリティアラーム検出表示を外
部表示する場合、従来主メモリ部パッケージで内部表示
するか（外部からは晃えない）、従プロセツサ側での当
該状便の一時記憶（フリップフロップによる）全行ない
本フリップフロップを主プロセツサが命令により、抗出
し、主プロセツサ側の表示器駆動回路、全セットしくプ
ログラムによる）、外部表示しておシ、段階的（プログ
ラム制御）であったものを、主従プロセッサ間の標」弾
的インタフェース信号である本来は速度同期が主目的で
あるレディ信号を使用制御することにより、上記間接的
動作を直接的に純ハードウェア制御により行なったもの
である。本レディ信号を従プロセツサ側で出力し、主プ
ロセツサ側で一定時間本１百号の時間）直視全行ない、
タイムアウトにより表示器全駆動、外部表示し純ノ・−
ド的にメモリパリティアラームを集中表示することを可
能にした制御方式である。
々の主メモリ部のメモリパリティアラーム検出表示を外
部表示する場合、従来主メモリ部パッケージで内部表示
するか（外部からは晃えない）、従プロセツサ側での当
該状便の一時記憶（フリップフロップによる）全行ない
本フリップフロップを主プロセツサが命令により、抗出
し、主プロセツサ側の表示器駆動回路、全セットしくプ
ログラムによる）、外部表示しておシ、段階的（プログ
ラム制御）であったものを、主従プロセッサ間の標」弾
的インタフェース信号である本来は速度同期が主目的で
あるレディ信号を使用制御することにより、上記間接的
動作を直接的に純ハードウェア制御により行なったもの
である。本レディ信号を従プロセツサ側で出力し、主プ
ロセツサ側で一定時間本１百号の時間）直視全行ない、
タイムアウトにより表示器全駆動、外部表示し純ノ・−
ド的にメモリパリティアラームを集中表示することを可
能にした制御方式である。
本宅間はプログラム制御の端末装置等においてプログラ
ム全格納する主記憶装置（メモリ）の故障の一つである
データ格納ミスをパリティチェック方式により検出し本
状態を外部表示することにより装置の誤動作等金例の要
図で発生したのかを知る様Ｖこしたものである。
ム全格納する主記憶装置（メモリ）の故障の一つである
データ格納ミスをパリティチェック方式により検出し本
状態を外部表示することにより装置の誤動作等金例の要
図で発生したのかを知る様Ｖこしたものである。
釈（Ｃ不発明の実施例について第２図を用いて説明する
。
。
本メモリパリティアラーム検出表示制御方式は下位プロ
セッサＣＰｔＪ１から主メモｌＪＭ、Ｍにプログラム″
！、たけバッファリングデータが井込−まれると同時に
、パリティビット生成器Ｇ１弓Ｎによりパリティピット
が付加され、格納される。プログラムまた１はバッファ
リングデータがＦｉ元出される時にパリティ信号検出器
ＣＨＫにより格納情報全チェックしく通常偶数パリティ
チェック或いは奇数パリティチェックの方式がとられる
）、アラーム全検出するとレディ信号発生ゲー）ＲＤＹ
’に通しＣ，ＰｔＪ］のバスに放出される。メモリパリ
ティアラームの時本信号は”０”、不検出（正常）の場
合”■”の負論理扱いで制御する。本信号は上位プロセ
ッサＣＰＵ２のインタフェース信号群の一信号として上
位プロセッサ制御部２に伝達され直接時間監視回路ＣＮ
Ｔｔ−１ｍ動する。ＣＮＴで１．ｉ当該レディ信号の０
”から時間監視全行ないシステムとして異常と見なす一
定時間計数し、タイムアウトとなると操作パネル上の表
示器ＬＡＰ全表示駆動するものである。
セッサＣＰｔＪ１から主メモｌＪＭ、Ｍにプログラム″
！、たけバッファリングデータが井込−まれると同時に
、パリティビット生成器Ｇ１弓Ｎによりパリティピット
が付加され、格納される。プログラムまた１はバッファ
リングデータがＦｉ元出される時にパリティ信号検出器
ＣＨＫにより格納情報全チェックしく通常偶数パリティ
チェック或いは奇数パリティチェックの方式がとられる
）、アラーム全検出するとレディ信号発生ゲー）ＲＤＹ
’に通しＣ，ＰｔＪ］のバスに放出される。メモリパリ
ティアラームの時本信号は”０”、不検出（正常）の場
合”■”の負論理扱いで制御する。本信号は上位プロセ
ッサＣＰＵ２のインタフェース信号群の一信号として上
位プロセッサ制御部２に伝達され直接時間監視回路ＣＮ
Ｔｔ−１ｍ動する。ＣＮＴで１．ｉ当該レディ信号の０
”から時間監視全行ないシステムとして異常と見なす一
定時間計数し、タイムアウトとなると操作パネル上の表
示器ＬＡＰ全表示駆動するものである。
もちろん、上位プロセッサ３の主メモＩＪＭＭ２にこの
メモリアラーム検出も当該回路で同時に監視されるもの
である。
メモリアラーム検出も当該回路で同時に監視されるもの
である。
本発明はメモリパリティアラーム外部表示制御を純ハー
ドウェアで行なうことにより検出表示動作自体の誤動作
全防止し複雑な回路構成を省きコスト減となり、かつ従
来プログラム制御のためにメモリ容量ヲ吟要としていた
ものも不必要とすることができた。
ドウェアで行なうことにより検出表示動作自体の誤動作
全防止し複雑な回路構成を省きコスト減となり、かつ従
来プログラム制御のためにメモリ容量ヲ吟要としていた
ものも不必要とすることができた。
第１図は従来方式を示すブロック図、第２図は本発明の
一実施例のブロック図である。 １ ・ マルチプロセッサ構成端末装置、２・・・・・
・下位プロセッサ制御邪、３・・・・・・上位プロセッ
サ制 −（ｆｌ、ＲＤＹ・・・・・レディ信号発生ゲー
）、ＣＰＵＩ・・・・下位プロセッサ、ＣＰＵ２・・・
・・・上位プロセッサ、へＩＭｌ・・・・・主メモリｌ
、ＭＭ２・・・・・・主メモリ２、Ｇ Ｅ Ｎ・・・・
パリティピット生成器、ＣＨＫ・・・・・・パリティ信
号検出器、Ｆ／Ｆ・・・・・フリップフロップ、ＳＥＮ
・・・・・読出回路、ＳＥＴ・・・・・・表示セット回
路、ＣＮＴ・・・・時間監視回路、ＬＡＰ・・・・・・
表示器。
一実施例のブロック図である。 １ ・ マルチプロセッサ構成端末装置、２・・・・・
・下位プロセッサ制御邪、３・・・・・・上位プロセッ
サ制 −（ｆｌ、ＲＤＹ・・・・・レディ信号発生ゲー
）、ＣＰＵＩ・・・・下位プロセッサ、ＣＰＵ２・・・
・・・上位プロセッサ、へＩＭｌ・・・・・主メモリｌ
、ＭＭ２・・・・・・主メモリ２、Ｇ Ｅ Ｎ・・・・
パリティピット生成器、ＣＨＫ・・・・・・パリティ信
号検出器、Ｆ／Ｆ・・・・・フリップフロップ、ＳＥＮ
・・・・・読出回路、ＳＥＴ・・・・・・表示セット回
路、ＣＮＴ・・・・時間監視回路、ＬＡＰ・・・・・・
表示器。
Claims (1)
- 【特許請求の範囲】 各々のプロセッサがもつ、プログラムを格納する主記憶
部のデータ情報をパリティ監視し、アラーム検出を表示
制御する方式において、プロセ。 ザ制御バス信号である標準信号を使用し、当該信号の一
定時間監視を行方うことによって表示器にパリティアラ
ーム検出表示することを特徴とするメモリパリティアラ
ーム表示制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57148416A JPS5939000A (ja) | 1982-08-26 | 1982-08-26 | メモリパリテイアラ−ム表示制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57148416A JPS5939000A (ja) | 1982-08-26 | 1982-08-26 | メモリパリテイアラ−ム表示制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5939000A true JPS5939000A (ja) | 1984-03-03 |
| JPS6240743B2 JPS6240743B2 (ja) | 1987-08-29 |
Family
ID=15452298
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57148416A Granted JPS5939000A (ja) | 1982-08-26 | 1982-08-26 | メモリパリテイアラ−ム表示制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5939000A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62143995A (ja) * | 1985-12-18 | 1987-06-27 | Eiichi Yanagisawa | 灯油専用芳香剤 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5326830U (ja) * | 1976-08-16 | 1978-03-07 | ||
| JPS55135396A (en) * | 1979-04-05 | 1980-10-22 | Mitsubishi Electric Corp | Error correction/detection system of memory unit |
-
1982
- 1982-08-26 JP JP57148416A patent/JPS5939000A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5326830U (ja) * | 1976-08-16 | 1978-03-07 | ||
| JPS55135396A (en) * | 1979-04-05 | 1980-10-22 | Mitsubishi Electric Corp | Error correction/detection system of memory unit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62143995A (ja) * | 1985-12-18 | 1987-06-27 | Eiichi Yanagisawa | 灯油専用芳香剤 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6240743B2 (ja) | 1987-08-29 |
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