JPS5939728B2 - シヤツタタイム表示回路 - Google Patents

Description

【発明の詳細な説明】 本発明は発光ダイオードなどを用いてカメラにシャッタ
タイム表示を行うシャッタタイム表示装置に係り、特に
、複数の表示素子が配列された第一および第二の表示素
子群を有するシャッタタイム表示回路を共通の多数使用
の選択駆動回路の出力およびレベル選別回路の出力に基
づいて制御するようにした、回路構成が簡単なシャッタ
タイム表示装置に関するものである。

従来、カメラにシャッタタイムを表示する回路としては
数多く提案されている。

その一例として、被写体の明かるさを電気信号に変換し
たのち、この電気信号を対数圧縮し、この圧縮した信号
（アナログ信号）をシャッタタイムの１／２０００〜４
秒までを１４段階のレベルに分割する方式がある。この
方式は１３段階のレベルに分割したレベルをレベル選択
回路により所望のレベルを選択して該当する発光ダイオ
ード等を発光させてシャッタタイム表示を行なうもので
ある。しかしながら、上記方式をカメラのように電源電
圧が４Ｖ程度の低電圧を１４段階の電圧レベルに分割す
るのはシヤツタクイム表示の精度を確保する上からも技
術的にも極めて困難である。

また、仮りに上記シャッタタイム表示が実現できたとし
ても高価なシャッタタイム表示を備えたカメラになつて
しまう。そこで、従来シャッタタイム表示を１４段階も
の多段階に分割しないで。１／２０００、１／１０００
・・・・・・ １／６０、１／３０秒までの７段階ある
いは１／２０００｜１１５００を１／１２５’゜゜゜゜
０２秒までのようにシャッタタイム間隔を大きくとつて
７段階に分けてシヤツタタイム表示回路を構成する手段
を用いていた。

しかし、上記前者の場合は遅いシヤツタタイムの表示が
得られないという欠点があり、また、後者の場合は所望
のシヤツタタイム表示が得られないという欠点がある。
本発明は以上の点に鑑み、このような問題を解決すると
共に、かかる欠点を除去すべくなされたもので、その主
目的は複雑な手段を用いることなく簡単な構成によつて
常に被写界光に対応するシヤツタタイムが正確に表示で
きかつ表示分解能が高く表示段階が多くとれるシヤツタ
タイム表示装置を提供することにある。

また、本発明の他の目的は低電圧電源でも多段数のシヤ
ツタタイムを正確に表示できるシヤツタタイム表示装置
を提供することにある。

このような目的を達成するため、本発明は、被写界光の
変化を電気信号ｚど変換する光感応素子と、この光感応
素子により得られた電気信号を増幅すると共に対数圧縮
しかつシヤツタスピードに対応した信号に変換して出力
する増幅器と、この増幅器の出力を入力としその入力信
号のレベルと予め設定された基準レベルとを比較し、入
力信号のレベルが基準レベルより大きいとき第一の出力
端から信号を出力し、入力信号のレベルが基準レベルよ
り小さいとき第二の出力端から信号を出力するレベル選
別回路と、上記増幅器の出力を入力としその入力信号の
レベルにより複数の駆動回路を順次選択して作動させ各
々出力端から信号を出力する選択駆動回路と、複数の表
示素子が配列された第一および第二の表示素子群を有し
、両群の対応する表示素子は一端がそれぞれ共通に接続
されて上記選択駆動回路の対応する出力端に接続され、
他端が各群で共通に接続されて上記レベル選別回路の第
一および第二の出力端にそれぞ減接続されたシヤツタタ
イム表示回路と、上記レベル選別回路の第二の出力端か
らの信号により上記増幅器から上記選択駆動回路に入力
される信号に一定の電圧を重畳するレベル補正回路とを
備え、上記シヤツタタイム表示回路の表示素子を上記選
択駆動回路とレベル選別回路の両出力により選択し得る
ようにしたものである。

以下、図面に基づき本発明の実施例を詳細に説明する。

第１図は本発明によるシヤツタタイム表示装置の一実施
例の基本的構成を示すプロツク図である。

図において、ＰＤは被写界光の変化を電気信号に変換す
るフオツトダイオードなどの光感応素子、ＡＭＰはこの
光感応素子ＰＤにより得られた電気信号を増幅すると共
に対数圧縮しかつシヤツタスピードに対応した信号に変
換して送出する増幅器、ＳＷＣはこの増幅器ＡＭＰの出
力を入力としその入力信号のレベルと予め設定された基
準レベルとを比較し、入力信号のレベルが基準レベルよ
り大きいとき第一の出力端から信号を出力し、入力信号
のレベルが基準レベルより小さいとき第二の出力端から
信号を出力するレベル選別回路、ＩＤＶは増幅器ＡＭＰ
の出力を入力としその入力信号のレベルにより複数の駆
動回路を順次選択して作動させ各々出力端から信号を出
力する選択駆動回路（表示ドライバ）である。ＤＩＳｌ
，ＤＩＳ２はそれぞれ複数の表示素子が配列されその複
数の表示素子が選択駆動回路１Ｄとレベル選別回路ＳＷ
Ｃとの両出力により選択されるように構成したシヤツタ
タイム表示回路（以下、表示回路と略称する）で、この
第一の表示回路ＤＩＳｌは１／２０００〜１／３０秒ま
での７段階を表示する回路、第二の表示回路ＤＩＳ２は
１／１５〜４秒までの７段階を表示する回路で、両回路
とも発光ダイオードなどから形成される。ＬＡＣはレベ
ル選別回路ＳＷＣの第二出力端からの信号により増幅器
ＡＭＰから選択駆動回路ＩＤＶに入力される信号に一定
の電圧を重畳するレベル補正回路で、レベル選別回路Ｓ
ＷＣの動作に基づいて予め設定された基準レベルと増幅
器ＡＭＰの出力信号との比較により選択されるいずれか
のシヤツタタイム群のとき上記増幅器ＡＭＰを制御して
選択駆動回路ＤＶの入力レベルを変更させるように構成
されている。

第２図は本発明の具体的構成を示す実施例の回路図であ
る。

第２図で破線で囲んだ部分はそれぞれ第１図に示す各部
に対応し、同一符号のものは相当部分を示す。光感応素
子ＰＤの両端は電界効果トランジスタ（以下、ＦＥＴと
略称する）１１，１２のゲートに接続され、常に光感応
素子ＰＤの両端電圧が零となるように構成されている。

ここで、ＦＥＴｌｌ，ｌ２は差動増幅器を構成するもの
で、その各ドレインは抵抗１３，１４をそれぞれ介して
正母線１５に接続され、各ソースは共通接続されたのち
抵抗１６を介して負母線１７に接続されている。なお、
ＦＥＴｌ２のゲートは負母線１７に接続されている。そ
して、上記差動増幅器を構成するＦＥＴｌｌ，ｌ２の各
ドレインに現われる信号はトランジスタ１８，１９のベ
ースにそれぞれ供給され、このトランジスタ１８，１９
のエミツタは共通接続されたのち抵抗２０を介して正母
線１５に接続され、また、トランジスタ１８のコレクタ
は直接負母線１７に、トランジスタ１９のコレクタは抵
抗２１を介して負母線１７にそれぞれ接続されている。
また、このトランジスタ１９のコレクタはＦＥＴ２２の
ゲートに接続されるとともに、コンデンサ２３を介して
負母線１７に接続されている。そして、このＦＥＴ２２
で増幅された信号はトランジスタ２４のコレクタを介し
てＦＥＴｌｌのゲートに帰還されるように構成されてい
る。また、上記ＦＥＴ２２のドレインおよびソースはそ
れぞれ抵抗２５，２６を介してそれぞれ正、負母線１５
，１７に接続されている。また、上記トランジスタ２４
のエミツタは情報電圧源４６を介して正母線１５に接続
されている。ここで、この情報電圧源４６は絞値やフイ
ルム態度などの情報を与えるために設けたものである。
そして、トランジスタ２４のベースはレベル選別回路Ｓ
ＷＣのトランジスタ２７のベースと共通接続されてＦＥ
Ｔ２２のドレインに接続され、また、トランジスタ２４
，２７のエミツタは共に正母線１５に接続されている。

ここで、トランジスタ２７はトランジスタ２４と同一特
性を有するものを使用するとそのトランジスタ２７のコ
レクタに流れる電流１Ｃ２はトランジスタ２４のコレク
タに流れる電流１Ｃ１と等しくなる。また、トランジス
タ２７のコレクタは抵抗２８を介して負母線１７に接続
されるとともに、差動増幅器を構成するトランジスタ２
９，３０のトランジスタ２９のベースに接続されている
。そして、このトランジスタ２９，３０のエミツタは共
通接続されたのち抵抗３１を介して負母線１７に接続さ
れ、トランジスタ３０のベースは正母線１５と負母線１
７間に直列接続された抵抗３３，３２の中点に接続され
、この接続中点から基準電圧を得るように構成されてい
る。また、上記トランジスタ２９のコレクタはトランジ
スタ３４のベースに接続され、トランジスタ２９のベー
ス電圧がトランジスタ３０のベース電圧より高くなつた
ときだけトランジスタ３４はオンするように構成されて
いる。また、このトランジスタ３４のエミツタは正母線
１５に接続され、コレクタは抵抗３５を介して負母線１
７に接続されるとともに、抵抗３６を介してトランジス
タ３７のベースに接続されている。そして、このトラン
ジスタ３７のコレクタは抵抗３８を介して正母線１５に
接続されるとともにトランジスタ３９のベースに接続さ
れ、さらに、第一の表示回路ＤＩＳｌを形成する発光ダ
イオードＤ１〜Ｄ７の共通接続されたカソード側に接続
され、トランジスタ３７のエミツタは直接負母線に接続
されている。また、トランジスタ３９のエミツタは負母
線１７に接続され、コレクタは第二の表示回路ＤＩＳ２
を形成する発光ダイオードＤ８〜Ｄｌ４の共通接続され
たカソード側に接続されている。そして、これら各発光
ダイオードＤ１・〜Ｄｌ４のアノード側は選択駆動回路
１ＶＤに接続されている。このように、第一および第二
の表示回路ＤＩＳｌ，ＤＩＳ２は複数の発光ダイオード
Ｄ１〜Ｄ７および発光ダイオードＤ８〜Ｄｌ４が配列さ
れた第一および第二の表示素子群を有し、両群の対応す
る発光ダイオードＤｌ，Ｄ８、Ｄ２，Ｄ９・・・・・・
Ｄ７，Ｄｌ４は一端が共通に接続され選択駆動回路１Ｄ
Ｖの対応する出力端に接続され、他端が各群で共通に接
続されてレベル選別回路ＳＷＣの第一および第二の出力
端にそれぞれ接続されている。そして、発光ダイオード
Ｄ８〜Ｄｌ４のカソード側は抵抗４０を介して入力レベ
ルシフト用のレベル補正回路ＬＡＣを構成するベースが
共通接続されたトランジスタ４１，４２のベースおよび
トランジスタ４１のコレクタに接続されている。

また、このトランジスタ４１，４２はエミツタも共通接
続されて正母線１５に接続され、トランジスタ４２のコ
レクタはＦＥＴ２２のソースおよび選択駆動回路１ＶＤ
の入力端にそれぞれ接続されている。つぎにこの第２図
に示す実施例の動作を説明する。まず、被写界光の強度
が光感応素子ＰＤで検出され、電気信号に変換されて増
幅器ＡＭＰに与えられ、この増幅器ＡＭＰで増幅された
信号はトランジスタ２４を介してＦＥＴｌｌに帰還され
る。

そして、光感応素子ＰＤの両端電圧を常に零ボルトにな
るようにする。以下、光感光素子ＰＤにフオトダイオー
ドを用いた場合について説明すると、光感応素子（フオ
トダイオード）ＰＤの特性は次式で表わせる。この（１
）式において、Ｖは膏に０ｖとなるように制御されるの
で、（１）式はＩ−一１Ｌとする。

すなわち、フオトダイオードＰＤには光電流１Ｌのみが
流れる。この光電流Ｌは増幅器ＡＭＰのトランジスタ２
４のコレクタ電流１Ｃ１と等しくなるゆえ、となる。

またトランジスタ２４のコレクタ電流Ｃ１は次式のよう
になる。ＱＶＢＥ この（３）式において、Ｅｘｐ？》１であるＶ１）領域
においてはベース・エミツタ間電圧ＶＢＥはとなる。

ＶＢＥ よつて、ＦＥＴ２２のドレイン電流１。

はＩＤ＝肝＋Ｖａとなり、ソース電位（選択駆動回路Ｄ
の入力電圧）Ｖ８は次式のようになる。ただし、Ｒ１は
抵抗２５の抵抗値、Ｒ２は抵抗２６の抵抗値、３は情報
電圧源４６の電圧である。

この（５）式から、ソース電位Ｖ８は光電流１Ｌの対数
に比例し、かつこのソース電位Ｖ５は選択回路（表示ド
ライバー）ＩＤＶへの入力信号となる。

なお、抵抗２５，２６の抵抗値により対数圧縮された信
号となつて増幅される。また、情報電圧源４６のフイル
ム感度および絞りなどの情報に対応した電圧Ｖａを可変
することにより、シヤツタ秒時に種々の情報を挿入する
ことができる。

そして、レベル選別回路ＳＷＣ内のトランジスタ２７は
上記増幅器ＡＭＰのトランジスタ２４と同一特性でかつ
同バイアスで作動させるように構成されているので、ト
ランジスタ２７のコレタタ電流Ｃ２は光電流１Ｌに比例
する。

第３図はこの光電流１Ｌとシヤツタタイムの関係を示す
特性曲線図で、この第３図は実験結果を示すものである
。そして、このトランジスタ２７のコレクタ電流ＩＣ２
は抵抗２８に流れ、この抵抗２８の両側に電圧が現われ
る。この電圧Ｖ１はトランジスタ３０のベース電圧Ｖ２
と比較されＶ１〉Ｖ２であればシヤツタスピード１／３
０秒以上であるように設定しておき、Ｖ１≦Ｖ２であれ
ば、シヤツタスピードが１／１５秒以下であるように設
定しておくと、上記電圧１の大小によりレベル選別回３
路ＳＷＣが作動する。すなわち、Ｖ１〉Ｖ２であればト
ランジスタ２９，３７がオンとなり、第一の表示回路Ｄ
ＩＳｌの発光ダイオードＤ，〜Ｄ７のカソード側が負母
線１７に電気的に接続された状態となる。このとき、ト
ランジスタ３９はオフであるから第二の表示回路ＤＩＳ
２には電流が流れないので、発光ダイオードＤ８〜Ｄｌ
４は発光することがない。また、レベル補正回路ＬＡＣ
も動作しない。一方、選択駆動回路（表示ドライバー）
ＩＤＶの入力電圧はＦＥＴ２２のソース電圧を入力電圧
として、この入力電圧を７つのレベルに分割してレベル
選択を行う機能を選択駆動回路ＤＶに持たせる。

したがつて、選択駆動回路ＤＶが１／２０００〜１／３
０秒までの１つをレベル選択して、発光ダイオードＤ１
〜Ｄ７の１つに電圧を印加させることによつてシヤツタ
タイムの表示を行うことができる。

第４図は選択駆動回路ＤＶの入力電圧Ｖ８（表示ドライ
バー人力電圧Ｖ）とシヤツタタイムの関係を示す特性曲
線図で、図に示すように、シヤツタタイムを７段階に分
割したので、各シヤツタタイム間隔の電圧範囲を比較的
広くとることができる。

なお、この第４図において、Ａは第一の表示回路ＤＩＳ
ｌを表示するための表示入力電圧Ｖ８（表示ドライバー
入力電圧（）対シヤツタタイムの関係を示したものであ
り、Ｂは第二の表示回路ＤＩＳ２を表示するための表示
入力電圧Ｖ８（表示ドライバー入力電圧（）対シヤツタ
タイムの関係を示したものである。この第４図に示す特
性曲線図からも明らかなように、シヤツタタイムが１／
１５秒以下となつても表示入力電圧Ｖ８は１／２０００
秒の場合と同じにすることができるので、正確にシヤツ
タタイムを表示することができる。

すなわち、この表示動作を行なわせるには、上記電圧Ｖ
１≦Ｖ２になつたとき、レベル選別回路ＳＷＣのトラン
ジスタ３７はオフ、トランジスタ３９はオンとなるため
第二の表示回路ＤＩＳ２の発光ダイオードＤ８〜Ｄｌ４
のカソード側が電気的に負母線１７に接続される。

すると、入力レベルシフト用のレベル補正回路ＬＡＣの
トランジスタ４１，４２が動作してトランジスタ４１に
もとずく一定電流がトランジスタ４２に流れる。この一
定電流１Ｃ３は抵抗２６に流れるので、この抵抗２６の
両端電圧は上昇し、１／１５秒のときの電圧が１／２０
００秒を表示するときの表示入力電圧に等しくなるよう
に（第４図Ｂ）上記電流１Ｃ３を設定する。このように
、表示入力電圧を上昇させることにより極めて正確な表
示動作を行なわせることができる。第５図は上記選択駆
動回路（表示ドライバー）ＩＤＶの具体的な回路を示す
もので、その回路動作の詳細は特願昭４８−２３２６号
明細書（特公昭５６−３０８４６号）に記載してある。

この第５図において、ＬＥＤｌ，ＬＥＤ２・・・はシヤ
ツタタイム表示用の発光ダイオード、Ｑ２−１，Ｑ２−
２，・・・はトランジスタ、Ｒ１−１，Ｒ１−２・・・
は抵抗、Ｅ１は直流電源である。第６図はレベル補正回
路ＬＡＣの他の実施例を示す回路図である。

この第６図において第２図と同一部分には同一符号を付
して説明を省略する。

第２図と異なる点は、第２図に示した抵抗２６の一端を
負母線１７から切り離し、その一端をエミツタが負母線
１７に接続されたトランジスタ４３のコレクタに接続す
るようにし、また、定電圧電源回路を設けたことにある
。

そして、トランジスタ４３のベースは抵抗４４を介して
正母線１５に接続されるとともに第二の表示回路ＤＩＳ
２の発光ダイオードＤ８〜Ｄｌ４のカソード側に接続さ
れている。４５は定電圧電源回路で、この定電圧電源回
路４５の電圧はトランジスタ４３がオフのとき、すなわ
ち、シヤツタタイムが１／１５秒以下になつたとき選択
１駆動回路ＤＶの入力電圧が第４図Ｂ特性のようになる
。

なお、本発明は上記した実施例に限定されず要旨を変更
しない範囲で種々変形し得るものである。

以上説明したように、本発明によれば、シヤツタタイム
表示回路を複数の表示素子がそれぞれ配列された第一お
よび第二の２つの表示素子群に分割し、この両群の表示
素子を選択駆動回路とレベル選別回路の両出力により選
択するようになし、また、そのレベル選別回路によつて
得られた出力を入力としそのレベル選別回路の動作に基
づいて予め設定された基準レベルと増幅器の出力信号レ
ベルとの比較により選択されるスローシヤツタタイムの
ときに増幅器を制御して上記選択駆動回路の入力レベル
を変更させる入力レベルシフト用のレベル補正回路を設
け、選択駆動回路の入力電圧を第一のシヤツタタイム表
示回路駆動時の入力電圧と等しくなるようにしたので、
シヤツタタイムが１／１５秒以下のように遅くなつても
正確かつ確実にシヤツタタイムの表示を行なうことがで
きる。また、本発明によれば、カメラのように低電圧源
を多段数のレベルに分割してシヤツタタイム表示のレベ
ルに対応させる場合でも、レベル選別回路により得られ
た出力に対応した２つの表示素子群に分割したので、１
４段階以上のシヤツタタイム表示も容易にかつ精度を高
く表示可能となるなど種々の優れた効果を有する。また
、レベルシフト用のレベル補正回路を設け、複数の表示
素子が配列された第一および第二の表示素子群を有する
シヤツタタイム表示回路の表示素子を共通の多重使用の
選択駆動回路およびレベル選別回路の両出力により選択
するように構成されているので、選択駆動回路における
駆動回路数は１Ｚとなり、回路構成が簡単となり、構成
の簡素化に伴なつて価格低減することができると共に、
表示分解能が高くなり、表示段数が多くとれるという点
において極めて有効である。

【図面の簡単な説明】

第１図は本発明によるシヤツタタイム表示装置の一実施
例の基本的構成を示すプロツク図、第２図は本発明の一
実施例の具体的構成を示す回路図、第３図および第４図
は第２図の動作説明に供する光電流とシヤツタタイムの
関係および選択５駆動回路の入力電圧とシヤツタタイム
の関係を示す特性曲線図、第５図は第２図の実施例にお
ける選択駆動回路の具体的な回路の一例を示す回路図、
第６図は第２図の実施例におけるレベル補正回路の他の
例を示す回路図である。 ＰＤ・・・・・・光感応素子、ＡＭＰ・・・・・・増幅
器、ＤＶ・・・・・・選択駆動回路、ＳＷＣ・・・・・
・レベル選別回路、ＤＩＳｌ，ＤＩＳ２・・・・・・シ
ヤツタタイム表示回路、ＬＡＣ・・・・・・レベル補正
回路。

Claims (1)

【特許請求の範囲】
1. １ 被写界光の変化を電気信号に変換する光感応素子と
   、この光感応素子により得られた電気信号を増幅すると
   共に対数圧縮しかつシャッタスピードに対応した信号に
   変換して送出する増幅器と、この増幅器の出力を入力と
   しその入力信号のレベルと予め設定された基準レベルと
   を比較し、入力信号のレベルが基準レベルより大きいと
   き第一の出力端から信号を出力し、入力信号のレベルが
   基準レベルより小さいとき第二の出力端から信号を出力
   するレベル選別回路と、前記増幅器の出力を入力としそ
   の入力信号のレベルにより複数の駆動回路を順次選択し
   て作動させ各々出力端から信号を出力する選択、駆動回
   路と、複数の表示素子が配列された第一および第二の表
   示素子群を有し、両群の対応する表示素子は一端がそれ
   ぞれ共通に接続されて前記選択駆動回路の対応する出力
   端に接続され、他端が各群で共通に接続されて前記レベ
   ル選別回路の第一および第二の出力端にそれぞれ接続さ
   れたシャッタタイム表示回路と、前記レベル選別回路の
   第二の出力端からの信号により前記増幅器から前記選択
   駆動回路に入力される信号に一定の電圧を重畳するレベ
   ル補正回路とを備え、前記シャッタタイム表示回路の表
   示素子を前記選択駆動回路とレベル選別回路の両出力に
   より選択し得るようにしたことを特徴とするシャッタタ
   イム表示装置。