JPS593976A - 半導体不揮発性メモリの製造方法 - Google Patents
半導体不揮発性メモリの製造方法Info
- Publication number
- JPS593976A JPS593976A JP57113691A JP11369182A JPS593976A JP S593976 A JPS593976 A JP S593976A JP 57113691 A JP57113691 A JP 57113691A JP 11369182 A JP11369182 A JP 11369182A JP S593976 A JPS593976 A JP S593976A
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- JP
- Japan
- Prior art keywords
- film
- substrate
- polycrystalline
- sio2
- semi
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
- H10D30/681—Floating-gate IGFETs having only two programming levels
- H10D30/683—Floating-gate IGFETs having only two programming levels programmed by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明は電気的に書き換えできる半導体不揮発性メモリ
装置（ＥｌｅｃｔｒｉｃａｌＩｌｙ ＥｒａｓａｂＪｅ
ａｎｄ。
装置（ＥｌｅｃｔｒｉｃａｌＩｌｙ ＥｒａｓａｂＪｅ
ａｎｄ。
ｐｒｏｇｒａｒｒｕ’ｎａｂ６ｅ ＲＯＭ 、略してＥ
ＥＰＲＯＭと称す法に関する。
ＥＰＲＯＭと称す法に関する。
■）技術の背景
近年、半導体メモリの発展には目覚しいものがあり、メ
モリ作成時に情報を書き込んで消去不能なＦＲＯＭ、紫
外線で情報が消去できるＥＰＲＯＭに続いて、最近には
電気的に書き込みは勿論、消去もできるＥＥＰＲＯＭが
開発され、汎用されるようになってきた、 このようなＥＥＰＲＯＭの断面構造図を第１図に示して
いる。ソーヌ領域ｌとドレイン領域２との間にゲート絶
縁膜８を介してフローテングゲート４、コントロールゲ
ート５が設けられておりＫＰＲＯＭと同様の構造である
が、書き込み・消去がフローテングゲート４の書き換え
領域６で電気的に行われて、回路基板実装のま一メモリ
情報の入れ換えができる特徴のあるものである。それに
は印加電圧によって書き換え領域６に電界がか−って、
半絶縁膜７をトンネルし、フローテングゲートに電子が
注入されて書き込まれる。また、同じく半絶縁膜７を逆
にドア千μしてフローテングゲートより電子がドレイン
領域２に放出されて消去がなされ、そのため、半絶縁膜
７は特に重要な薄膜である。
モリ作成時に情報を書き込んで消去不能なＦＲＯＭ、紫
外線で情報が消去できるＥＰＲＯＭに続いて、最近には
電気的に書き込みは勿論、消去もできるＥＥＰＲＯＭが
開発され、汎用されるようになってきた、 このようなＥＥＰＲＯＭの断面構造図を第１図に示して
いる。ソーヌ領域ｌとドレイン領域２との間にゲート絶
縁膜８を介してフローテングゲート４、コントロールゲ
ート５が設けられておりＫＰＲＯＭと同様の構造である
が、書き込み・消去がフローテングゲート４の書き換え
領域６で電気的に行われて、回路基板実装のま一メモリ
情報の入れ換えができる特徴のあるものである。それに
は印加電圧によって書き換え領域６に電界がか−って、
半絶縁膜７をトンネルし、フローテングゲートに電子が
注入されて書き込まれる。また、同じく半絶縁膜７を逆
にドア千μしてフローテングゲートより電子がドレイン
領域２に放出されて消去がなされ、そのため、半絶縁膜
７は特に重要な薄膜である。
（Ｃ） 従来技術と問題点
この半絶縁膜７としては通常高品質の二酸化シリコン（
Ｓｉｎ２）膜が用いられて、ゲート絶縁膜と同様にシリ
コン基板面を高温酸化して生成される。
Ｓｉｎ２）膜が用いられて、ゲート絶縁膜と同様にシリ
コン基板面を高温酸化して生成される。
且つ上記のように書き換え時に、電子をトンネルさせる
ためその膜厚が１００〜２００Ａと極めて薄く形成され
るが、低電圧を印加した動作時に、絶縁性が充分に保持
されなければならず、そのために高品質の必要がある。
ためその膜厚が１００〜２００Ａと極めて薄く形成され
るが、低電圧を印加した動作時に、絶縁性が充分に保持
されなければならず、そのために高品質の必要がある。
動作電圧は例えば５■程度、書き換え時の印加電圧は１
０〜２０Ｖ程度である。
０〜２０Ｖ程度である。
一方、このように薄い絶縁膜はその容量ｃｔが大きくな
り、そのため書き換え時の印加電圧も大きくなる。また
、書き換え時にコントロールゲート５に与える印加電圧
を一定とすると、半絶縁膜の容量Ｃｔが大きければ、コ
ントロールゲートｂとフローテングゲート４とに間に介
在する絶縁膜の容量ＣＧを相対的に大きくしなければ印
加電圧のバランスが得られない。それはゲート面積を広
くすることであり、集積度の向上を著しく阻害す゛る問
題となる。したがって、容ｔｃｔは小さい程良く、言い
換えれば半絶縁膜の膜厚は厚い方が望ましいことである
。
り、そのため書き換え時の印加電圧も大きくなる。また
、書き換え時にコントロールゲート５に与える印加電圧
を一定とすると、半絶縁膜の容量Ｃｔが大きければ、コ
ントロールゲートｂとフローテングゲート４とに間に介
在する絶縁膜の容量ＣＧを相対的に大きくしなければ印
加電圧のバランスが得られない。それはゲート面積を広
くすることであり、集積度の向上を著しく阻害す゛る問
題となる。したがって、容ｔｃｔは小さい程良く、言い
換えれば半絶縁膜の膜厚は厚い方が望ましいことである
。
（１）発明の目的
本発明は、上記の問題点に鑑みて、出来るだけ容量を小
さくし、且つ低電圧で着き込み、消去を可能とする半絶
縁薄膜の形成方法を提案するものである。
さくし、且つ低電圧で着き込み、消去を可能とする半絶
縁薄膜の形成方法を提案するものである。
（ｅ） 発明の構成
その目的は、シリコン基板上に多結晶シリコン膜を被着
し、該多結晶シリコン膜の結晶粒径を成長させて大きな
粒径とし、次いで高温酸化処理して該多結晶シリコンを
Ｓｉ、Ｏ，膜とする半絶縁膜の形成方法によって達成さ
れる。
し、該多結晶シリコン膜の結晶粒径を成長させて大きな
粒径とし、次いで高温酸化処理して該多結晶シリコンを
Ｓｉ、Ｏ，膜とする半絶縁膜の形成方法によって達成さ
れる。
、（ｆ）発明の実施例
以下、図ＷＪを参照して詳しく説明すると、第２図ない
し第４図は本発明にか（る工程順断面図である。第２図
に示すように、シリコン基板１０上に膜厚５０〜２００
人の多結晶シリコン膜１１を減圧化学気相成長法で被着
する。それには、シリコン基板を６００〜６５０℃に加
熱し、モノシラン（ＳｉＨ４）ガスを１分程度流入させ
れば膜厚約１００人が積層される。ガス分解温度と流入
ガス量とを調整すると多結晶シリコン膜１１の結晶粒度
が粗大化される。また被着した後、窒素ガス雰囲気中で
約１０００℃に加熱し、第８図に示すように粗大結晶化
した多結晶シリコン膜１１に形成してもよい。その結晶
粒度は０．１〜０５μｍ程度が妥肖である。
し第４図は本発明にか（る工程順断面図である。第２図
に示すように、シリコン基板１０上に膜厚５０〜２００
人の多結晶シリコン膜１１を減圧化学気相成長法で被着
する。それには、シリコン基板を６００〜６５０℃に加
熱し、モノシラン（ＳｉＨ４）ガスを１分程度流入させ
れば膜厚約１００人が積層される。ガス分解温度と流入
ガス量とを調整すると多結晶シリコン膜１１の結晶粒度
が粗大化される。また被着した後、窒素ガス雰囲気中で
約１０００℃に加熱し、第８図に示すように粗大結晶化
した多結晶シリコン膜１１に形成してもよい。その結晶
粒度は０．１〜０５μｍ程度が妥肖である。
次いで、第４図に示すように酸素とアルゴンとの混合ガ
ス気流中で１０００℃に加熱し、多結晶シリコン膜１１
を酸化して膜厚が約２倍のＳｉ、Ｏ，膜１２に形成する
。多結晶シリコン膜は結晶粒の表面から内部に向って酸
化するが、完全に内部まで酸化させる必要があり、その
際結晶粒界からもシリコンｉ板表面に酸素が侵入して酸
化される。そのため、結晶粒の大きさに比例した凹凸が
シリコン基板と５ｉ０２膜との間に形成される。このよ
うに基ｉ面との間に凹凸′のあるｓ ｊ−６，膜からな
る絶縁膜を形成し、それに電界を印加すれば、凸部に電
界集中が生じて、低電圧で電子を注入させるこ゛とがで
きる。また、このようにすれば全体として５ｊ−０２膜
が厚くできるためにその容量Ｃｔを小さくすることがで
きる。
ス気流中で１０００℃に加熱し、多結晶シリコン膜１１
を酸化して膜厚が約２倍のＳｉ、Ｏ，膜１２に形成する
。多結晶シリコン膜は結晶粒の表面から内部に向って酸
化するが、完全に内部まで酸化させる必要があり、その
際結晶粒界からもシリコンｉ板表面に酸素が侵入して酸
化される。そのため、結晶粒の大きさに比例した凹凸が
シリコン基板と５ｉ０２膜との間に形成される。このよ
うに基ｉ面との間に凹凸′のあるｓ ｊ−６，膜からな
る絶縁膜を形成し、それに電界を印加すれば、凸部に電
界集中が生じて、低電圧で電子を注入させるこ゛とがで
きる。また、このようにすれば全体として５ｊ−０２膜
が厚くできるためにその容量Ｃｔを小さくすることがで
きる。
上記工程順断面図は、半絶縁膜となるＳｉＯ２膜１２の
みについて図示しているが、実用的にはＥＥＰ：ＲＯＭ
の形成工程の一部として第５図に示すように膜厚７００
〜８００人のゲート絶縁膜８を形成し、これを窓あけし
て半絶縁膜直下のドレイン領域ゝ２をイオン注入して形
成し、その上に多結晶シリコン膜１１を被着して酸化す
る方法が採られるものである。
みについて図示しているが、実用的にはＥＥＰ：ＲＯＭ
の形成工程の一部として第５図に示すように膜厚７００
〜８００人のゲート絶縁膜８を形成し、これを窓あけし
て半絶縁膜直下のドレイン領域ゝ２をイオン注入して形
成し、その上に多結晶シリコン膜１１を被着して酸化す
る方法が採られるものである。
１ｇ）発明の効果
以上の実施例から判るように、本発明によればＥＥＦＲ
ＯＭの書き込み・消去を低電圧で動作させることができ
、また半絶縁膜の膜厚を厚くすることもできて集積度の
向上にも役立つ効果の大きいものである。
ＯＭの書き込み・消去を低電圧で動作させることができ
、また半絶縁膜の膜厚を厚くすることもできて集積度の
向上にも役立つ効果の大きいものである。
第１図はＥＥＰＲＯＭの断面図、第２図ないし第４図は
本発明にか−る工程順断面図、第５図はＥＥＰＲＯＭの
一工程断面図である。図中、１はソース領域、２はドレ
イン領域、８はゲート絶縁膜、４はフローテンクケート
、５はコントロールケート、６は書き換え領域、７は半
絶縁膜、１０はシリコン基板、１１は多結晶シリコン膜
、１２はＳｉ、（）ａ膜（半絶縁膜）を示す。 第 １ 図 第２図 第５図
本発明にか−る工程順断面図、第５図はＥＥＰＲＯＭの
一工程断面図である。図中、１はソース領域、２はドレ
イン領域、８はゲート絶縁膜、４はフローテンクケート
、５はコントロールケート、６は書き換え領域、７は半
絶縁膜、１０はシリコン基板、１１は多結晶シリコン膜
、１２はＳｉ、（）ａ膜（半絶縁膜）を示す。 第 １ 図 第２図 第５図
Claims (1)
- 電気的に書き換えできる半導体不揮発性メモリ装置の書
き換え領域に設ける半絶縁薄膜の形成方法として、シリ
コン基板上に多結晶シリコン膜を被着し、該多結晶シリ
コン膜の結晶粒径を成長させて大きな粒径とし、次いで
高温酸化処理して該多結晶シリコン膜を二酸化シリコン
膜とする工程が含まれてなることを特徴とする半導体不
揮発性メモリの製造方法。゛
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57113691A JPS593976A (ja) | 1982-06-29 | 1982-06-29 | 半導体不揮発性メモリの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57113691A JPS593976A (ja) | 1982-06-29 | 1982-06-29 | 半導体不揮発性メモリの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS593976A true JPS593976A (ja) | 1984-01-10 |
Family
ID=14618737
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57113691A Pending JPS593976A (ja) | 1982-06-29 | 1982-06-29 | 半導体不揮発性メモリの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS593976A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6267877A (ja) * | 1985-09-20 | 1987-03-27 | Seiko Epson Corp | 不揮発性半導体記憶装置の製造方法 |
| US5070032A (en) * | 1989-03-15 | 1991-12-03 | Sundisk Corporation | Method of making dense flash eeprom semiconductor memory structures |
| US6501125B2 (en) | 1999-07-23 | 2002-12-31 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and manufacturing method thereof |
-
1982
- 1982-06-29 JP JP57113691A patent/JPS593976A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6267877A (ja) * | 1985-09-20 | 1987-03-27 | Seiko Epson Corp | 不揮発性半導体記憶装置の製造方法 |
| US5070032A (en) * | 1989-03-15 | 1991-12-03 | Sundisk Corporation | Method of making dense flash eeprom semiconductor memory structures |
| US6501125B2 (en) | 1999-07-23 | 2002-12-31 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and manufacturing method thereof |
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