JPS5941670Y2 - 同期分離安定化回路 - Google Patents
同期分離安定化回路Info
- Publication number
- JPS5941670Y2 JPS5941670Y2 JP12562874U JP12562874U JPS5941670Y2 JP S5941670 Y2 JPS5941670 Y2 JP S5941670Y2 JP 12562874 U JP12562874 U JP 12562874U JP 12562874 U JP12562874 U JP 12562874U JP S5941670 Y2 JPS5941670 Y2 JP S5941670Y2
- Authority
- JP
- Japan
- Prior art keywords
- period
- synchronization
- monostable
- pulse
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Landscapes
- Synchronizing For Television (AREA)
- Television Signal Processing For Recording (AREA)
- Signal Processing Not Specific To The Method Of Recording And Reproducing (AREA)
Description
【考案の詳細な説明】
本考案は、ノイズの影響の少ない同期分離安定化回路に
関する。
関する。
ビデオ信号記録時同期信号記録に際して、従来は同期パ
ルスを双安定マルチバイブレークにトリガし２倍の周期
の矩形波を得、コントロールヘッドにて記録する方法を
採っていた。
ルスを双安定マルチバイブレークにトリガし２倍の周期
の矩形波を得、コントロールヘッドにて記録する方法を
採っていた。
然し乍ら前述の方法では同期パルス内にノイズが混在す
る場合該ノイズが前記双安定マルチバイブレークにトリ
がされサーボ機構の乱れ及び同期信号の記録ミスが生じ
た。
る場合該ノイズが前記双安定マルチバイブレークにトリ
がされサーボ機構の乱れ及び同期信号の記録ミスが生じ
た。
本考案は上述の欠点に鑑みトリガ期間を前記入力同期パ
ルス近傍に限定することによりノイズの影響を極力避け
、安定化された記録出力を得んとする回路を提案せんと
するものである。
ルス近傍に限定することによりノイズの影響を極力避け
、安定化された記録出力を得んとする回路を提案せんと
するものである。
以下本考案の基本構成を図により詳述する。
第１図は、本考案の基本回路を示すブロック図、第２図
は該ブロック間の各ａ、ｂ、ｃ、ｄ点に於ける信号波形
を表わす。
は該ブロック間の各ａ、ｂ、ｃ、ｄ点に於ける信号波形
を表わす。
第１図に於て、図番１は、ビデオ入力信号中より同期パ
ルスを抽出する同期分離回路、２は、前記同記パルスに
よりトリガされ該同期パルス周期Ｔの２倍より僅か短か
いＴ′なる準安定期間を持つ第１単安定マルチバイブレ
ーク、図番３は、該第１単安定マルチバイブレーク２に
後続し、該出力の立ち下がり動作に応動する準安定期間
τを（２Ｔ−Ｔ’）より僅か犬なる値にした第２単安定
マルチバイブレータ、図番４は該第２単安定マルチバイ
ブレーク３の出力及び前記同期パルスを入力とするゲー
ト回路である。
ルスを抽出する同期分離回路、２は、前記同記パルスに
よりトリガされ該同期パルス周期Ｔの２倍より僅か短か
いＴ′なる準安定期間を持つ第１単安定マルチバイブレ
ーク、図番３は、該第１単安定マルチバイブレーク２に
後続し、該出力の立ち下がり動作に応動する準安定期間
τを（２Ｔ−Ｔ’）より僅か犬なる値にした第２単安定
マルチバイブレータ、図番４は該第２単安定マルチバイ
ブレーク３の出力及び前記同期パルスを入力とするゲー
ト回路である。
以下前述の回路動作につき第２図に従い詳述す。
る。
まず、ビデオ信号ｅが入力された同期分離回路は同期パ
ルス（第２図中ａ）を抽出する。
ルス（第２図中ａ）を抽出する。
次に該同期パルスによりトリガされた第１単安定マルチ
バイブレータの出力（第２図中ｂ）は Ｔ／ なる準安
定期間を持つ矩形波となり、該出力の立ち下がり動作に
よりトリガされた第２単安定マルチバイブレータの出力
（第２図中Ｃ）は短かい準安定期間τが必ず２個毎の同
期パルスの発生時に存在すべく設計されているため該出
力と同期パルスをゲート回路４に入力すれば２個毎の同
期パルス（第２図中ｄ）が得られしかも同期パルス内に
ノイズが混入しても前記第２単安定マルチバイブレーク
３の準安定期間τを除く安定期間（２Ｔ−τ）なる間は
ゲート回路４で遮断される。
バイブレータの出力（第２図中ｂ）は Ｔ／ なる準安
定期間を持つ矩形波となり、該出力の立ち下がり動作に
よりトリガされた第２単安定マルチバイブレータの出力
（第２図中Ｃ）は短かい準安定期間τが必ず２個毎の同
期パルスの発生時に存在すべく設計されているため該出
力と同期パルスをゲート回路４に入力すれば２個毎の同
期パルス（第２図中ｄ）が得られしかも同期パルス内に
ノイズが混入しても前記第２単安定マルチバイブレーク
３の準安定期間τを除く安定期間（２Ｔ−τ）なる間は
ゲート回路４で遮断される。
従って前記準安定期間τを可能な限り短かくすればノイ
ズの影響もほとんど避けうる。
ズの影響もほとんど避けうる。
以下更に本考案の一実施例につき第３図に従い詳述する
に、図番５は、プリアンプ回路、６は、第１パルスアン
プ、７は、第２パルスアンプ、８は、第３単安定マルチ
バイブレータ、９は、波形成形回路、１０は、コントロ
ールヘッド、１１，１２，１３は、録再切換スイッチ、
Ｒは、記録端子、Ｐは、再生端子、ｆは、回転ヘッド制
御機構を表わし、実施に際しては同期分離回路１前・後
の第１パルスアンプ６と第２パルスアンプ７により信号
を増巾し、又第１単安定マルチバイブレータ２の準安定
期間は記録時と再生時では異なるため、再生時にはテー
プの互換性を考慮して準安定期間を可変にしている。
に、図番５は、プリアンプ回路、６は、第１パルスアン
プ、７は、第２パルスアンプ、８は、第３単安定マルチ
バイブレータ、９は、波形成形回路、１０は、コントロ
ールヘッド、１１，１２，１３は、録再切換スイッチ、
Ｒは、記録端子、Ｐは、再生端子、ｆは、回転ヘッド制
御機構を表わし、実施に際しては同期分離回路１前・後
の第１パルスアンプ６と第２パルスアンプ７により信号
を増巾し、又第１単安定マルチバイブレータ２の準安定
期間は記録時と再生時では異なるため、再生時にはテー
プの互換性を考慮して準安定期間を可変にしている。
本実施例の動作は、録再切換スイッチ１１，１２１３．
１４を記録側Ｒに切り換えられた場合、ビデオ人力ｅは
第１パルスアンプ６にて増巾され、同期分離回路１で同
期パルスを抽出し、該同期パルスを第２パルスアンプで
増巾し、前述の第１・第２単安定マルチバイブレータ２
，３、ゲート回路４を経て、周期２Ｔなる同期パルスを
得る。
１４を記録側Ｒに切り換えられた場合、ビデオ人力ｅは
第１パルスアンプ６にて増巾され、同期分離回路１で同
期パルスを抽出し、該同期パルスを第２パルスアンプで
増巾し、前述の第１・第２単安定マルチバイブレータ２
，３、ゲート回路４を経て、周期２Ｔなる同期パルスを
得る。
更に該同期パルスにて第３単安定マルチバイブレーク８
をトリガし矩形波出力を一方はコントロールヘッドに入
力し、他方は波形成形回路９にてノコギリ波に整形し、
回転制御の基準信号として回転ヘッド制御機構ｆに入力
している。
をトリガし矩形波出力を一方はコントロールヘッドに入
力し、他方は波形成形回路９にてノコギリ波に整形し、
回転制御の基準信号として回転ヘッド制御機構ｆに入力
している。
又再生時録再切換スイッチｌＬ１２，１３，１４を再生
側Ｐに切り換えトラッキング調整をするため第１単安定
マルチバイブレーク２の準安定期間を変えることにより
、コントロールヘッド１０の同期出力を、プリアンプ５
、第１・第２パルスアンプ６．７にて増巾し、前述の第
１単安定マルチバイブレーク２にてトラッキング調整し
、第３単安定マルチバイブレータ８により更に整形し波
形整形回路９にてノコギリ波に変換され回転ヘッド制御
機構に入力される。
側Ｐに切り換えトラッキング調整をするため第１単安定
マルチバイブレーク２の準安定期間を変えることにより
、コントロールヘッド１０の同期出力を、プリアンプ５
、第１・第２パルスアンプ６．７にて増巾し、前述の第
１単安定マルチバイブレーク２にてトラッキング調整し
、第３単安定マルチバイブレータ８により更に整形し波
形整形回路９にてノコギリ波に変換され回転ヘッド制御
機構に入力される。
よって本考案によればノイズの影響の少ない同期パルス
を得ることができ、例えばダビング等において同期乱れ
のない安定した画像記録が可能となり効果は犬である。
を得ることができ、例えばダビング等において同期乱れ
のない安定した画像記録が可能となり効果は犬である。
第１図は、本考案の基本回路を示すブロック図、第２図
は、前記ブロック間の信号波形、第３図は、本考案の一
実施例を示すブロック図を示す。 主な図番の説明、１・・・・・・同期分離回路、２・・
・・・・第１単安定マルチバイブレータ、３・・・・・
・第２単安定マルチパイブレーク、４・・・・・・ＡＮ
Ｄゲート回路。
は、前記ブロック間の信号波形、第３図は、本考案の一
実施例を示すブロック図を示す。 主な図番の説明、１・・・・・・同期分離回路、２・・
・・・・第１単安定マルチバイブレータ、３・・・・・
・第２単安定マルチパイブレーク、４・・・・・・ＡＮ
Ｄゲート回路。
Claims (1)
- 映像信号を入力し同期パルスを導出する同期分離回路と
、該同期分離回路に後続して前記同期パルスをトリガ入
力とし準安定期間Ｔ′を該同期パルスの周期Ｔの２倍よ
り僅か短く設定する第１単安定マルチバイブレークと、
該第１単安定マルチバイブレータに後続して該第１単安
定マルチバイブレークの準安定期間終了時の出力にてト
リガされ準安定期間τを（２Ｔ−Ｔ’）より僅か大きく
設定する第２単安定マルチバイブレータと、該第２単安
定マルチバイブレータの出力を制御入力とし前記同期パ
ルスを信号入力として前記第２単安定マルチバイブレー
タが準安定状態にあるとき前記同期パルスを導出せしめ
るゲート回路とを、それぞれ配して成る同期分離安定化
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12562874U JPS5941670Y2 (ja) | 1974-10-17 | 1974-10-17 | 同期分離安定化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12562874U JPS5941670Y2 (ja) | 1974-10-17 | 1974-10-17 | 同期分離安定化回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5161808U JPS5161808U (ja) | 1976-05-15 |
| JPS5941670Y2 true JPS5941670Y2 (ja) | 1984-12-01 |
Family
ID=28376399
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12562874U Expired JPS5941670Y2 (ja) | 1974-10-17 | 1974-10-17 | 同期分離安定化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5941670Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04251286A (ja) * | 1991-01-08 | 1992-09-07 | Fanuc Ltd | 平面表示装置用駆動装置 |
-
1974
- 1974-10-17 JP JP12562874U patent/JPS5941670Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5161808U (ja) | 1976-05-15 |
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