JPS5942341B2 - デ−タ取込み回路 - Google Patents

Description

【発明の詳細な説明】 本発明はデータの送受信を行なうコンピュータ等の情報
処理装置を対象とする。

従来技術について第１図を用いて説明する。

クロック１によつてレジスタ１にデータを取込み、他の
回路へデータを送信する。この動作を繰返すことにより
データを順次他の回路へ送信する。また、データ誤りを
監視する為にレジスタ１の後にパリテイチェック回路２
を設けてある。従来の回路は、数ビットのデータにデー
タ誤りがある場合には、パリテイチェック回路２によつ
てパリテイエラーを検出する。

しかし、レジスタ１のクロック信号であるクロック１が
来なくなつた場合、レジスタ１は前に取込んだデータを
送信しつづける。クロック１が来なくなるまでの動作に
データ誤りがなかつたならば、レジスタのデータは、パ
リテイエラーとならないので異常検出が行なわれない。
本発明の目的はクロック１が来なくなつた場合でも、異
常の検出を可能とすることにある。

本発明の特徴はレジスタ内にデータを取込んで他の回路
へ、データを送信し次のクロックが来る前にパリテイエ
ラーとなるパターンをセットすることにより、レジスタ
にクロック信号が来なくなつた場合でもパリテイエラー
として異常を検出することを可能にすることにある。本
発明の具体例を第２図を用いて説明する。

本回路の構成は、クロック入力、データ入力及びセット
することにより出力がパリテイ誤りとなるセット入力を
持つたレジスタ３の後にパリテイチェック回路２を接続
してある。またレジスタ３のクロック入力及びセット入
力には、データに同期して、かつ位相のずれたクロック
を入力する。本回路の動作は、クロック１によつて、レ
ジスタ３にデータを取込み、他の回路にデータを送信す
る。その後、クロック２によりレジスタ３をセットし、
出力をパリテイ誤りの状態にする。その後、再びクロッ
ク１によつてレジスタ３に次のデータを取込み、他の回
路にデータを送信する。この動作を繰返すことによりデ
ータを順次他の回路へ送信する。尚、パリテイチェック
回路２は、例えばクロック１とクロック２との間で発生
するタイミング信号により動作させればよい。このよう
にすれば、クロック２が来てクロック１が来るまでの間
はパリテイチェック回路２がマスクされたことになるた
め、クロック１が正常に到来する限り、パリテイチェッ
ク回路はクロック１による取り込みデータに対してのみ
パリテイチェックを行なうことになる。ここで、クロツ
ク１が来なくなつた場合、レジスタ３はクロツク２によ
つてパリテイ誤りの状態となつているので、パリテイチ
エツク回路２によつてパリテイエラーとして検出される
。

以上説明した本発明の構成によれば、例えば奇数パリテ
イを採用した場合、クロツク２によりレジスタ３をりセ
ツト（オール零のデータセツト）するだけでパリテイ誤
り状態を実現できるため、極めて簡単な構成でもつて従
来の回路では検出できなかつたクロツクが来なくなると
いう異常に対してもパリテイエラーとして検出すること
が可能となる。

【図面の簡単な説明】

第１図は従来のデータ取込み回路のプロツク図、第２図
は本発明の一実施例を示すプロツク図である。 １，３・・・・・・レジスタ、２・・・・・・パリテイ
チエツク回路。

Claims (1)

【特許請求の範囲】
1. １ 第１クロックによりデータの取り込みを行なうレジ
   スタと、上記レジスタから他の回路への出力データにつ
   いて所定のタイミングでパリテイチェックを行なうパリ
   テイチェック回路とからなるデータ取り込み回路におい
   て、パリテイチェック動作の後、上記第１クロックに先
   立つて発生する第２クロックにより上記レジスタの内容
   をパリテイ誤り状態に設定することを特徴とするデータ
   取り込み回路。