JPS594317A - パルス発生回路 - Google Patents
パルス発生回路Info
- Publication number
- JPS594317A JPS594317A JP57112927A JP11292782A JPS594317A JP S594317 A JPS594317 A JP S594317A JP 57112927 A JP57112927 A JP 57112927A JP 11292782 A JP11292782 A JP 11292782A JP S594317 A JPS594317 A JP S594317A
- Authority
- JP
- Japan
- Prior art keywords
- output
- circuit
- signal
- delay
- exclusive
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/04—Shaping pulses by increasing duration; by decreasing duration
- H03K5/06—Shaping pulses by increasing duration; by decreasing duration by the use of delay lines or other analogue delay elements
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/14—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of delay lines
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は入力信号Ｃ二対して一定の遅れ時間及び一定
のパルス幅を持った出力信号を取り出すパルス発生回路
≦二関する。
のパルス幅を持った出力信号を取り出すパルス発生回路
≦二関する。
ディジタル回路では入力信号のレベル変化をとらえて、
このレベル変化時から所定の遅れ時１ｆｌｌｉ′ｌを持
つ一定パルス幅のパルス信号を発生する必要がしばしば
ある。
このレベル変化時から所定の遅れ時１ｆｌｌｉ′ｌを持
つ一定パルス幅のパルス信号を発生する必要がしばしば
ある。
第１図は上記パルス信号を発生する従来のノールス発生
回路の構成図である。この回路はコンデンサＣｔ＊Ｃ＊
それぞれおよび抵抗ＲＩ 。
回路の構成図である。この回路はコンデンサＣｔ＊Ｃ＊
それぞれおよび抵抗ＲＩ 。
Ｒ３それぞれからなる時定数回路（−よってパルス幅が
規定されている２個の単安定マルチバイブレータ回路Ｊ
０．２０が縦列接続されて構成されている。このうち、
前段の単安定マルチバイブレータ回路ｌＯは、第２図の
タイミングチャート≦；示すようＣ二、入力信号ＩＮの
立上りに同期してトリガされる立上り、同期型のもので
ある◎そしてその出力信号Ｑ、は入力信号ＩＮの立上を
ｌ：対して△ｔ、の時間だけ遜れて立上り。
規定されている２個の単安定マルチバイブレータ回路Ｊ
０．２０が縦列接続されて構成されている。このうち、
前段の単安定マルチバイブレータ回路ｌＯは、第２図の
タイミングチャート≦；示すようＣ二、入力信号ＩＮの
立上りに同期してトリガされる立上り、同期型のもので
ある◎そしてその出力信号Ｑ、は入力信号ＩＮの立上を
ｌ：対して△ｔ、の時間だけ遜れて立上り。
そのパルス幅は前記コンデンサＣ１および抵抗Ｒ１によ
って規定されているＴ、となる。後段の単安定マルチバ
イブレータ回路２０は、第２図のタイミングチャートを
二示すようＣ二、前段の単安定マルチバイブレータ回路
１０の出力信号ＱＩの立下りＣ二同期してトリガされる
立下り同期型のものである。そしてこの出力信号Ｑ、は
信号Ｑ１の立下をｌ：対して△ｔ、の時間だけ遅れて立
下り′、そのパルス幅は前記コンデンサＣ７および抵抗
Ｒ，［＝よって規定されているＴ２となるＯすなわち、
この回路では、へブ７４言号ＩＮのレベルが立上ってか
らＴ。（＝Ｔｔ＋（△８Ｉ＋△ｔ、））の時間だけ遅れ
た後、Ｔ、の７１１１７幅を持つパルス信号が出力され
る口したがって予め１両単安定マルチバイブレータ回路
１０゜２０それぞれにおける前記遅延時間△ｔ、。
って規定されているＴ、となる。後段の単安定マルチバ
イブレータ回路２０は、第２図のタイミングチャートを
二示すようＣ二、前段の単安定マルチバイブレータ回路
１０の出力信号ＱＩの立下りＣ二同期してトリガされる
立下り同期型のものである。そしてこの出力信号Ｑ、は
信号Ｑ１の立下をｌ：対して△ｔ、の時間だけ遅れて立
下り′、そのパルス幅は前記コンデンサＣ７および抵抗
Ｒ，［＝よって規定されているＴ２となるＯすなわち、
この回路では、へブ７４言号ＩＮのレベルが立上ってか
らＴ。（＝Ｔｔ＋（△８Ｉ＋△ｔ、））の時間だけ遅れ
た後、Ｔ、の７１１１７幅を持つパルス信号が出力され
る口したがって予め１両単安定マルチバイブレータ回路
１０゜２０それぞれにおける前記遅延時間△ｔ、。
△ｔ、ヲ見込して時間ＴＩを規定しておけは、入力信号
ＩＮ＋二対して一定の遅れ時間および一足のパルス幅を
持つパルス信号が得られる。
ＩＮ＋二対して一定の遅れ時間および一足のパルス幅を
持つパルス信号が得られる。
〔背景技術の問題点〕
第１図区二示す従来回路Ｃ二ｇいて、遅れ時間とパルス
幅の異なるいくつかのパルス信号を得るような場合、こ
の回路と同等の回路か出力と同じ数だけ必要となり、こ
の結果１回路構成が複雑となる欠点がある■しかも複数
の出力を得る場合１等しい時定数を持つ時定数回路を設
けても各単安定マルチバイブレータ回路ｔＯ，２０それ
ぞれのヌキュー値（前記遅延時間△ｔ、。
幅の異なるいくつかのパルス信号を得るような場合、こ
の回路と同等の回路か出力と同じ数だけ必要となり、こ
の結果１回路構成が複雑となる欠点がある■しかも複数
の出力を得る場合１等しい時定数を持つ時定数回路を設
けても各単安定マルチバイブレータ回路ｔＯ，２０それ
ぞれのヌキュー値（前記遅延時間△ｔ、。
出力の立上りと立下りの時間の差４）が異なることによ
り、出力信号が希望する値からすれてしまうという欠点
もある。
り、出力信号が希望する値からすれてしまうという欠点
もある。
さらに従来回路ではコンデンサおよび抵抗からなる時定
数回路で各時間を規定しているので。
数回路で各時間を規定しているので。
使用するコンデンサおよび抵抗の温度特性により周囲温
度変化に対して出力信号の各個が変動し、安定性に欠け
るという欠点がある。
度変化に対して出力信号の各個が変動し、安定性に欠け
るという欠点がある。
またざら−二希望する値を得るため【二は抵抗として可
変抵抗を使用し、この抵抗値ヲ、、１Ｍ整しなければな
らないため、調整が複雑であるという欠点があり、また
２個の単安定マルチバイブレータ回路１０．２０はデュ
アルインライン型パッケージ内Ｃ二収納されているＩＣ
を使用することができ、これに対してコンデンサＣ，，
Ｕ。
変抵抗を使用し、この抵抗値ヲ、、１Ｍ整しなければな
らないため、調整が複雑であるという欠点があり、また
２個の単安定マルチバイブレータ回路１０．２０はデュ
アルインライン型パッケージ内Ｃ二収納されているＩＣ
を使用することができ、これに対してコンデンサＣ，，
Ｕ。
および抵抗Ｒ１＊ Ｒ１は外付は部品となるため。
実際に回路を構成する場合にその回路構成が複雑となる
欠点もある。
欠点もある。
この発明は上記のような事情を考慮してなされたもので
二七の目的は回路構成が簡単でありかつ周囲温度に対す
る安定性も高く、シかも回路調整をほとんど必要とせず
常Ｃ二希望する遅延時間およびパルス幅を持つパルス信
号を発生することができるパルス発生回路を提供するこ
と≦二あるー 〔発明の概要〕 上記目的を達成するためこの発明ｌ二あっては。
二七の目的は回路構成が簡単でありかつ周囲温度に対す
る安定性も高く、シかも回路調整をほとんど必要とせず
常Ｃ二希望する遅延時間およびパルス幅を持つパルス信
号を発生することができるパルス発生回路を提供するこ
と≦二あるー 〔発明の概要〕 上記目的を達成するためこの発明ｌ二あっては。
入力信号のレベルが一方向じ変化する毎ζ二その出力が
反転するフリップフロップと、このフリップフロップの
出力を遅延する複数のタップ出力を備えたディレィライ
ンと、このディレィラインの任意の２つの出力端子から
の出力の排他論理和を得る排他論理和回路とを設けてお
り。
反転するフリップフロップと、このフリップフロップの
出力を遅延する複数のタップ出力を備えたディレィライ
ンと、このディレィラインの任意の２つの出力端子から
の出力の排他論理和を得る排他論理和回路とを設けてお
り。
ディレィライン≦二よって入力信号に対する遅れ時間お
よびパルス幅を規定するようにしているＯ〔発明の実施
例〕 以下内面を参照してこの発明の一実施例を説明する。
よびパルス幅を規定するようにしているＯ〔発明の実施
例〕 以下内面を参照してこの発明の一実施例を説明する。
弗３図はこの発明Ｃ二係るパルス発生回路の一実施例の
構成図である。因において、３０はＤ型フリップ７０ツ
ブの反転出力端Ｑとテータ入力端りとを接続して構成さ
れるフリップフロップであり、このフリップフロップ３
０のクロッグ入力端ＣＰ＋二は入力信号ＩＮが供給され
る。
構成図である。因において、３０はＤ型フリップ７０ツ
ブの反転出力端Ｑとテータ入力端りとを接続して構成さ
れるフリップフロップであり、このフリップフロップ３
０のクロッグ入力端ＣＰ＋二は入力信号ＩＮが供給され
る。
上記フリップフロップ３０の非反転出力端Ｑからの出力
信号Ｑ。は、複数のタップ出力端子Ｔ１〜Ｔｎを持つタ
ップ出力型ディレィライン４０の入力端ＩＮＰＬＩＴ
を二供給される。また上記ディレィライン４０の任意の
２つの出力端子たとえば端子Ｔ、とＴ、からの出力信号
が共直二排他論理和回路５０に並列的Ｃ二供給される。
信号Ｑ。は、複数のタップ出力端子Ｔ１〜Ｔｎを持つタ
ップ出力型ディレィライン４０の入力端ＩＮＰＬＩＴ
を二供給される。また上記ディレィライン４０の任意の
２つの出力端子たとえば端子Ｔ、とＴ、からの出力信号
が共直二排他論理和回路５０に並列的Ｃ二供給される。
第４図は上記タップ出力型ティレイジイン４０を具体的
蕃二示す回路因である。丁なわち。
蕃二示す回路因である。丁なわち。
入力端【ニコイル６０の一端が接続され、このコイル６
０の他端は抵抗２０を介して接地されている０そして上
記コイル６０の途中から前記複数のタップ出力端子Ｔ１
〜Ｔｎが導出されている。このような構成でなるディレ
ィライン４０の出力端子Ｔ、−Ｔｎからは、入力端ＩＮ
）’ｔＪＴｌ二供給される信号に対してたとえばＩ Ｑ
ｎｓずつ順次遅れた信号が出力されるよう５ニなって
いるＯ 次Ｃ二上記のような構成でなる回路の叫１作を第５６１
＝示すタイミングチャートを用いて説明する。まず初期
状態でフリップフロップ３０の出力信号Ｑｏは低レベル
冨二なっているとＴる。欠直二この状態で入力信ｑｌＮ
か商しベノロニ立上ると、その後、△ｔａの時間だけ遅
れてフリップフロップ３０の出力信号Ｑ０が茜しベルｆ
二立上る０なお、上記遅れ時間△ｔａはフリップフロッ
プ３０内部での信号遅れ時間である。信号Ｑ。
０の他端は抵抗２０を介して接地されている０そして上
記コイル６０の途中から前記複数のタップ出力端子Ｔ１
〜Ｔｎが導出されている。このような構成でなるディレ
ィライン４０の出力端子Ｔ、−Ｔｎからは、入力端ＩＮ
）’ｔＪＴｌ二供給される信号に対してたとえばＩ Ｑ
ｎｓずつ順次遅れた信号が出力されるよう５ニなって
いるＯ 次Ｃ二上記のような構成でなる回路の叫１作を第５６１
＝示すタイミングチャートを用いて説明する。まず初期
状態でフリップフロップ３０の出力信号Ｑｏは低レベル
冨二なっているとＴる。欠直二この状態で入力信ｑｌＮ
か商しベノロニ立上ると、その後、△ｔａの時間だけ遅
れてフリップフロップ３０の出力信号Ｑ０が茜しベルｆ
二立上る０なお、上記遅れ時間△ｔａはフリップフロッ
プ３０内部での信号遅れ時間である。信号Ｑ。
が高レベル■二立上ると、この信号Ｑｏはディレィライ
ン４０≦二よって順次遅延される。そして信号Ｑ。の立
上り時点から４９ 、ｎ ｓ 、が経過すると、ディレ
ィライン４０の４番目の出力端子Ｔ、からの信号８．が
高レベルＣ二立上り、さらにこれより３Ｑｎｓ、が経過
すると７番目の出力端子Ｔ７からの信号Ｓ、が冒レベル
（二立上る。
ン４０≦二よって順次遅延される。そして信号Ｑ。の立
上り時点から４９ 、ｎ ｓ 、が経過すると、ディレ
ィライン４０の４番目の出力端子Ｔ、からの信号８．が
高レベルＣ二立上り、さらにこれより３Ｑｎｓ、が経過
すると７番目の出力端子Ｔ７からの信号Ｓ、が冒レベル
（二立上る。
一方、排他論理相同Ｆ６５０はその２つの入力４Ｈｅが
互いに異なるレベルの時（二その出力信号（ＪＵＴが基
レベルとなるものであるため、上記２つの信号８４１８
７が入力するとその出力は、信号Ｓ、が立上ってから△
ｔｂの時間だけ遅れて高レベルＣ二立上り、さらに信号
Ｓ、が立上ってから△ｔｃの時間だけ遅れて低レベルに
立下る０なおここで、上記遅れ時間へｔｂ、△ｔｃは排
他論理和回路５０における信号遅れ時開であり１両時間
はほとんど同じ値であるＯここで排他論理和回路５０の
出力として得られるＧｉ号０ＬＪＴは、入力信号１Ｎの
立上り時変化番二対して４０ｎｓ、＋（△ｔａ＋△ｔｂ
）の遅れ時開を持ちかつ３Ｑｎｓ、のパルス幅を持つ信
号となる〇 その後、再び入力信号ＩＮが高レベルに立上ると、いま
まで高レベルＣ二なっていたフリップフロップ、９０の
出力信号Ｑｏは低レベルに立下る０信号Ｑｏが低レベル
に立下がると、この信号Ｑｏ はｎｌ記と同様≦二して
ディレィライン４０によって順次遅延される。そして信
号Ｑ０の立下り時点から４０ｎｓ、が経過すると、ディ
レィライン４０の４番目の出力端子Ｔ、からの信号８番
が１氏レベル【二立下り、さら【二これより３０ｎｓ、
が経過すると７番目の出力端子′ｊ゛７からの信号８．
が低レベルに立下る□ この場合も排他論理和回路５ｏはその２つの入力信号が
°互いに異なるレベルの時５二その出力信号ｖ ［Ｊ
Ｔが高レベルとなるため、信号Ｓ、が立下ってから前記
△ｔｂの時開だけ遅れて信号（ＪＵＴは高レベル５二立
上り、さら響二信号Ｓ、が立下ってからＵ紀△ｔｃの時
間だけ遅れて信号（Ｊ［ＪＴは１氏しベルＣ二立下る。
互いに異なるレベルの時（二その出力信号（ＪＵＴが基
レベルとなるものであるため、上記２つの信号８４１８
７が入力するとその出力は、信号Ｓ、が立上ってから△
ｔｂの時間だけ遅れて高レベルＣ二立上り、さらに信号
Ｓ、が立上ってから△ｔｃの時間だけ遅れて低レベルに
立下る０なおここで、上記遅れ時間へｔｂ、△ｔｃは排
他論理和回路５０における信号遅れ時開であり１両時間
はほとんど同じ値であるＯここで排他論理和回路５０の
出力として得られるＧｉ号０ＬＪＴは、入力信号１Ｎの
立上り時変化番二対して４０ｎｓ、＋（△ｔａ＋△ｔｂ
）の遅れ時開を持ちかつ３Ｑｎｓ、のパルス幅を持つ信
号となる〇 その後、再び入力信号ＩＮが高レベルに立上ると、いま
まで高レベルＣ二なっていたフリップフロップ、９０の
出力信号Ｑｏは低レベルに立下る０信号Ｑｏが低レベル
に立下がると、この信号Ｑｏ はｎｌ記と同様≦二して
ディレィライン４０によって順次遅延される。そして信
号Ｑ０の立下り時点から４０ｎｓ、が経過すると、ディ
レィライン４０の４番目の出力端子Ｔ、からの信号８番
が１氏レベル【二立下り、さら【二これより３０ｎｓ、
が経過すると７番目の出力端子′ｊ゛７からの信号８．
が低レベルに立下る□ この場合も排他論理和回路５ｏはその２つの入力信号が
°互いに異なるレベルの時５二その出力信号ｖ ［Ｊ
Ｔが高レベルとなるため、信号Ｓ、が立下ってから前記
△ｔｂの時開だけ遅れて信号（ＪＵＴは高レベル５二立
上り、さら響二信号Ｓ、が立下ってからＵ紀△ｔｃの時
間だけ遅れて信号（Ｊ［ＪＴは１氏しベルＣ二立下る。
Ｔなオっち、この場合Ｃ二も排他論理和回路５０の出力
として得られる信号ＯＵＴは、入力信号ＩＮの立上り時
菱化Ｃ二対して４Ｑｎｓ、＋（△ｔａ＋へｔｂ）の遅れ
時間ｗ持ちかつ３０ｎｓ、のパルス幅を持つ信号となる
、以下同様に、入力信号ＩＮが高レベル！−立上る毎【
ニフリツプフロツブ３０の出力信号Ｑｏが反転し、この
信号Ｑ０の反転状態がディレィジイン４０によって順次
遅延され、さらに２つの出力端子Ｔ、、Ｔ７からの信号
Ｓ４＋８７が排他論理和回路５０に入力することによっ
て。
として得られる信号ＯＵＴは、入力信号ＩＮの立上り時
菱化Ｃ二対して４Ｑｎｓ、＋（△ｔａ＋へｔｂ）の遅れ
時間ｗ持ちかつ３０ｎｓ、のパルス幅を持つ信号となる
、以下同様に、入力信号ＩＮが高レベル！−立上る毎【
ニフリツプフロツブ３０の出力信号Ｑｏが反転し、この
信号Ｑ０の反転状態がディレィジイン４０によって順次
遅延され、さらに２つの出力端子Ｔ、、Ｔ７からの信号
Ｓ４＋８７が排他論理和回路５０に入力することによっ
て。
この排他論理和回路５０から所定の遅れ時開および所定
のパルス幅を持つパルス信号ｕ ｕ ｔ’が出力される
◎ 上記実施例回路（二おいて、遅れ時ＩＨ＋およびパルス
幅の異なるいくつかのパルス信号を得るような場合Ｃ二
は、排他論理和回路５０を追加し。
のパルス幅を持つパルス信号ｕ ｕ ｔ’が出力される
◎ 上記実施例回路（二おいて、遅れ時ＩＨ＋およびパルス
幅の異なるいくつかのパルス信号を得るような場合Ｃ二
は、排他論理和回路５０を追加し。
その２つの入力端をディレィライン４０の所定の２つの
出力端子に接続すればよいので、 ？Ｍ数の出力？得る
場合の（ロ）路溝成は従来よりも１ハｊ車≦二すること
ができる。しかもこのようにして複数の出力を得る場合
、フリップフロップ３０における信号遅れ時間△ｔａは
丁べての出力（一対して共通であり、また同−ＩＣパッ
ケージ内の排他論理和回路ｓ ｏ （’ｌ’ Ｔ Ｌ回
路では１つのＩＣ内に複数個の回路が集積されている）
を用いた場合１ｍ Ｆ、ｌ記信号遅れ時［ｕ１△ｔｂあ
るいは△ｔｃもほぼ同じ価であり、またディレィライン
４θにおける各遅延時間のずれはその特性上はとんど発
”生じないので、出力信号ＯＵＴとして希望する値を正
確に得ることができる。
出力端子に接続すればよいので、 ？Ｍ数の出力？得る
場合の（ロ）路溝成は従来よりも１ハｊ車≦二すること
ができる。しかもこのようにして複数の出力を得る場合
、フリップフロップ３０における信号遅れ時間△ｔａは
丁べての出力（一対して共通であり、また同−ＩＣパッ
ケージ内の排他論理和回路ｓ ｏ （’ｌ’ Ｔ Ｌ回
路では１つのＩＣ内に複数個の回路が集積されている）
を用いた場合１ｍ Ｆ、ｌ記信号遅れ時［ｕ１△ｔｂあ
るいは△ｔｃもほぼ同じ価であり、またディレィライン
４θにおける各遅延時間のずれはその特性上はとんど発
”生じないので、出力信号ＯＵＴとして希望する値を正
確に得ることができる。
また出力信号（ＪＵＴの入力信％ Ｌ Ｎ を二対する
遅れ時間およびパルス幅を決定するディレィライン４０
は、その温度特性がコンデンサ等≦二くらべ極めて良好
なコイル６０ｆ主要構成要素としている◎このため周囲
温度変化に対する出力４Ｍ号ＩＪＩＪＴの径値の変動は
極めて小さくすることができ、この結果、温度変化１一
対して安定した出力特性を得ることができる。
遅れ時間およびパルス幅を決定するディレィライン４０
は、その温度特性がコンデンサ等≦二くらべ極めて良好
なコイル６０ｆ主要構成要素としている◎このため周囲
温度変化に対する出力４Ｍ号ＩＪＩＪＴの径値の変動は
極めて小さくすることができ、この結果、温度変化１一
対して安定した出力特性を得ることができる。
さらｉ二、排他論理和回路５０の２つの入力端をティレ
イジイン４０の任意の２つの出力端子（二接続すること
Ｃユよって出力信号ｕＵＴの入カイ―号ＩＮに対する遅
れ時間ｇよびパルス幅を決定するよう電ユしているので
、従来回路のような調整はほとんど不必要であるＤ またざらＣ、フリップフロップ３０．ディレィライン４
０および排他論理和回路５０それぞれは、デュアルイン
ライン型パツクージ内に収納されているＩＣを使用する
ことができ、これらのＩＣの他【二は外付は部品等は一
切不必要である□このため実際ζ二回路を構成する場合
にはＩＣのみを使用すればよく、その回路構成は従来よ
りも簡単（ニすることができる。
イジイン４０の任意の２つの出力端子（二接続すること
Ｃユよって出力信号ｕＵＴの入カイ―号ＩＮに対する遅
れ時間ｇよびパルス幅を決定するよう電ユしているので
、従来回路のような調整はほとんど不必要であるＤ またざらＣ、フリップフロップ３０．ディレィライン４
０および排他論理和回路５０それぞれは、デュアルイン
ライン型パツクージ内に収納されているＩＣを使用する
ことができ、これらのＩＣの他【二は外付は部品等は一
切不必要である□このため実際ζ二回路を構成する場合
にはＩＣのみを使用すればよく、その回路構成は従来よ
りも簡単（ニすることができる。
なり、この発明は上記実施例に限定されるものではなく
、たとえば上記実施例回路では排他論理和回路５０から
の出力として通常は１氏レベルであり、入力信号ＩＮが
立上ってからＥＴ定定時間後転二定定時間け高レベルと
なるようなパルス信号である場合（二ついて説明したが
、これは排他論理和回路５０のいずれか一方の入力（−
インバータを挿入することＣ二よって入力信号ｌＮが立
上ってから所定時間後に所定時間だけ１氏レベルとなる
ようなパルス信号を得るようＣニしてもよい◎ 〔発明の効果〕 以上説明したようｔ二この発明Ｃ二よれば、入力信号の
レベルが一方向に変化する毎Ｃ二その出力が反転する双
安定回路と、この双安定回路の出力を遅延する複数のタ
ップ出力を備えた信号遅延回路と１．この信号遅延回路
の任意の２つの出力端子からの出力の排他論理和を得る
排他論理和回路とを設けたことｆ二よって１回路構成が
簡単でありかつ周囲ＩＥＡ ｉに対する安定性も高く。
、たとえば上記実施例回路では排他論理和回路５０から
の出力として通常は１氏レベルであり、入力信号ＩＮが
立上ってからＥＴ定定時間後転二定定時間け高レベルと
なるようなパルス信号である場合（二ついて説明したが
、これは排他論理和回路５０のいずれか一方の入力（−
インバータを挿入することＣ二よって入力信号ｌＮが立
上ってから所定時間後に所定時間だけ１氏レベルとなる
ようなパルス信号を得るようＣニしてもよい◎ 〔発明の効果〕 以上説明したようｔ二この発明Ｃ二よれば、入力信号の
レベルが一方向に変化する毎Ｃ二その出力が反転する双
安定回路と、この双安定回路の出力を遅延する複数のタ
ップ出力を備えた信号遅延回路と１．この信号遅延回路
の任意の２つの出力端子からの出力の排他論理和を得る
排他論理和回路とを設けたことｆ二よって１回路構成が
簡単でありかつ周囲ＩＥＡ ｉに対する安定性も高く。
しかも回路調整をほとんど必要とせず常に希望−４−る
遅延時間およびパルス幅を持つパルス信号を発生Ｔるこ
とができるパルス発生回路を提供することができる。
遅延時間およびパルス幅を持つパルス信号を発生Ｔるこ
とができるパルス発生回路を提供することができる。
第１図は従来回路の構成因、第２図はその動作を示′１
−タイミングチャート、第３図はこの発明のパルス発生
回路の一実施例の構成図、１８４図は上記実施例回路の
一部分の具体的回路図。 第５因は上記実施例回路の動作の一例を示すタイミング
チャートである。 ３０・・・フリップフロッグ、４０・・・タ゛ツブ出力
型ディレィライン、５０・・・排他論理和回路ｅ出願人
代理人 弁理士 鈴 江 武 彦第１図 第２図 第３図 第４図
−タイミングチャート、第３図はこの発明のパルス発生
回路の一実施例の構成図、１８４図は上記実施例回路の
一部分の具体的回路図。 第５因は上記実施例回路の動作の一例を示すタイミング
チャートである。 ３０・・・フリップフロッグ、４０・・・タ゛ツブ出力
型ディレィライン、５０・・・排他論理和回路ｅ出願人
代理人 弁理士 鈴 江 武 彦第１図 第２図 第３図 第４図
Claims (2)
- （１） 入力信号、のレベルが一方向に変化する毎に
その出力が反転する双安定回路と、この双安定回路の出
力を遅延し、複数の異なる遅延時間を持つ出力端子を有
する信号遅延回路と、この信号遅延回路の任意の２つの
出力娼子からの出力の排他論理和な得る少な（とも１つ
の論理回路とを具備し、たことを特徴とするパルス発生
回路０ - （２） ＭｉＪ記信号遅延回路か複数のタップ出力を
備えたディレィラインである特許請求の範囲第１項Ｃユ
記載のパルス発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57112927A JPS594317A (ja) | 1982-06-30 | 1982-06-30 | パルス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57112927A JPS594317A (ja) | 1982-06-30 | 1982-06-30 | パルス発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS594317A true JPS594317A (ja) | 1984-01-11 |
Family
ID=14598968
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57112927A Pending JPS594317A (ja) | 1982-06-30 | 1982-06-30 | パルス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS594317A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61238173A (ja) * | 1985-04-15 | 1986-10-23 | Mita Ind Co Ltd | 中間調記録方式 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50156349A (ja) * | 1974-06-05 | 1975-12-17 | ||
| JPS5373047A (en) * | 1976-12-13 | 1978-06-29 | Fujitsu Ltd | Generation circuit for timing signal |
| JPS5679524A (en) * | 1979-12-03 | 1981-06-30 | Mitsubishi Electric Corp | Conversion circuit for duty cycle |
-
1982
- 1982-06-30 JP JP57112927A patent/JPS594317A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50156349A (ja) * | 1974-06-05 | 1975-12-17 | ||
| JPS5373047A (en) * | 1976-12-13 | 1978-06-29 | Fujitsu Ltd | Generation circuit for timing signal |
| JPS5679524A (en) * | 1979-12-03 | 1981-06-30 | Mitsubishi Electric Corp | Conversion circuit for duty cycle |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61238173A (ja) * | 1985-04-15 | 1986-10-23 | Mita Ind Co Ltd | 中間調記録方式 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0181047B1 (en) | Delay control circuit and method for controlling delays in a semiconductor element | |
| JP2907033B2 (ja) | タイミング信号発生装置 | |
| KR19990029482A (ko) | 저가로 열 안정 주파수를 생성하는 방법 및 장치 | |
| JP2622845B2 (ja) | 遅延時間測定回路 | |
| JP3221616B2 (ja) | 半導体集積装置及び電子システム | |
| JPS58107727A (ja) | 位相同期回路 | |
| JP2548418B2 (ja) | 遅延装置 | |
| JPH04219014A (ja) | 低周波遅延回路 | |
| JPH0193915A (ja) | ヒステリシス付きコンパレータ | |
| JPS58138121A (ja) | 波形整形回路 | |
| JPH0661797A (ja) | ワンショットマルチバイブレータ | |
| JP3416652B2 (ja) | 自動較正機能を有するタイミング発生装置 | |
| JPH04354264A (ja) | 水平発振回路 | |
| JPS5849047B2 (ja) | 波形整形回路 | |
| JPH0746123A (ja) | Ｐｌｌ回路 | |
| JPS63258109A (ja) | 基準電流源 | |
| JP3505802B2 (ja) | 位相同期回路、ワンショットパルス発生回路及び信号処理装置 | |
| JP2661117B2 (ja) | クロック位相調整回路 | |
| JPH09288148A (ja) | リニアリティ・チェック回路 | |
| JPH07321612A (ja) | 周波数逓倍回路 | |
| JPH05113467A (ja) | エツジ発生回路 | |
| JPH08107338A (ja) | 周波数変換回路 | |
| JPS6240819A (ja) | しきい値電圧検出回路 | |
| JPS5922170A (ja) | 積分器の温度補償方式 | |
| JPS6093532A (ja) | 基準電圧回路 |