JPS5944785B2 - 相補型半導体装置 - Google Patents

Description

【発明の詳細な説明】 本発明は、相補型半導体装置に関する。

従来、アルミニウムからなるゲート電極を素子領域に設
けたアルミゲート相補型半導体装置は、ソース、ドレイ
ンの拡散層を形成した後にゲート電極を形成するためゲ
ート電極とソース、ドレインの拡散層とは自己整合され
ていない。

このためソース、ドレインの拡散層の形成工程と、ゲー
ト電極の形成工程では、ゲート電極がソース、ドレイン
間の所定領域に形成されるように合わせ誤差を考慮して
パターン形状を十分に大きくしたマスクを使用している
。その結果、集積度を高められない欠点があつた。一方
、従来のシリコンゲートよりなる半導体装置は、ゲート
電極に自己整合されて、ソース、ドレイン拡散層が形成
されるため、前述のアルミゲート相補型半導体装置より
は集積度を高めることができるが、そのままではポリシ
リコン配線と拡散配線とが交叉したところにはアクティ
ブな電界効果トランジスタができる。

このためポリシリコン配線と拡散配線とが自由に交叉で
きず、依然十分に集積度を上げることができない欠点が
あつた。この欠点を解消するためにゲート電極の形成前
にあらかじめ不純物を導入し、拡散配線間を接続するこ
とが提案されているが、ゲート膜のような薄膜の直下に
そのような埋込み配線を設けると、その容量が大きいた
めに十分に半導体装置の高速化を図れない欠点がある。
本発明は、かかる点に鑑みてなされたもので、高速動作
を行うことができ、しかも極めて高い集積度を有する相
補型半導体装置を提供するものである。

以下、本発明の実施例を図面を参照して説明する。

第２図Ｆは、同実施例の相補型半導体装置の断面図であ
る。

図中１は、Ｎ導電型の半導体基板２の所定領域ＩｆＣ．
Ｐ導電型のＰウエル層３を形成した半導体基体である。
Ｐウエル層３と半導体基板２間と、Ｐウエル層３の所定
領域及び半導体基板２の所定領域には基板２に対して埋
没した素子分離絶縁層４が形成されている。この素子分
離絶縁層４上には、配線層３８，１８ａが形成されてい
る。Ｐウエル層３に形成された埋没した素子分離絶縁層
４の直下には、Ｐウエル層３と逆導電型の埋込配線層５
とこの埋込配線層５を挟むようにして反転防止用のチヤ
ンネルストツパ一層６が形成されている。半導体基板２
に形成された素子分離絶縁層４の直下には、半導体基板
２と逆導電型の埋込配線層７とこの埋込配線層７を挟む
ようにして反転防止用のチヤンネルストツパ一層８が形
成されている。素子分離絶縁層４で仕切られた半導体基
板２の素子領域には、所定間隔でソース９、ドレイン１
０の拡散層が形成されている。

ソース９、ドレイン１０間の素子領域上には、ゲート酸
化膜１１を介してゲート電極１２が形成されている。ゲ
ート電極１２、ソース９、ドレイン１０上には酸化膜１
３が形成されており、酸化膜１３に開孔されたコンタク
トホールを介して各々の取出電極１４が形成されている
。一方、Ｐウエル層３の素子分離絶縁層４で仕切られた
２個の素子領域には、所定間隔でソース１５，１６、ド
レイン１７，１８の拡散層が形成されて（・る。

また、Ｐウエル層３に形成された素子領域の拡散層１８
の一部上には、ポリシリコンからなる配線層１８ａが直
接接合されている。また、各々のソース１５，１６、ド
レイン１７，１８間の素子領域上には、ゲート酸化膜１
９，２０を介してゲート電極２１が形成されている。ゲ
ート電極２１、ソース１５，１６、ドレイン１１，１８
上には、酸化膜１３が形成されており、この酸化膜１３
に開孔されたコンタクトホールを各して各々の取出電極
１４が形成されている。なお、前記ドレイン１８に直接
接合された多結晶シリコンからなる配線層１８ａには、
酸化膜１３に開孔されたコンタクトホールを介して取出
電極１４が形成されている。このように構成された相補
型半導体装置２２によれば、素子分離絶縁層４の直下に
設けた埋込配線層５，７を介して所定の拡散層同志を最
短距離になるように直接配線（素子分離領域を渡り越す
渡り配線）することができるので、集積度を著しく向上
させることができるものである。

また、この相補型半導体装置２２を応用して例えば第４
図Ａに示す如き、相補型半導体回路と同図Ｂに示す如き
、論理回路を容易に組立てることができる。

この場合の相補型ＭＯＳ半導体装置…の平面図は、第３
図に示す通りである。この相補型半導体装置２００によ
れば、ｐ＋ガードリング４５とＮチヤンネル型トランジ
スタの多結晶シリコン膜からなる配線４２，４３，４４
と交叉する素子分離絶縁層の直下に埋込み配線層４９が
設けられているので、Ｐチヤンネル型トランジスタのゲ
ート４６，４７，４８へ直接配線をひきのばすことがで
きるので簡略化した構造にすることができる。また、ト
ランジスタの拡散層と同一導電型の埋込み配線層５０を
素子分離絶縁層の直下に設けているので、高速化に適し
た渡り配線が可能となり、入力信号線Ｂ６ｌを片チヤネ
ル側にのみ設けるだけで良い。その結果、入力配線を簡
略にして極めて高い集積度を得ることができる。因に、
同様の相補型半導体回路及び論理回路を構成する従来の
相補型半導体装置…の平面図は、第１図に示す通りであ
る。図中、電源ラインＶＯＯ，Ｖｓｓは、，９２，８９
、入力ラインＡは９０，Ｂは９１、出力ラインＣは、９
３、によつて示している。この相補型半導体装置３００
では、Ｐウエル７０内に設けられたＮチヤネル型トラン
ジスタのゲート７１，７３より延長された多結晶シリコ
ン膜からなる配線は、ｐ＋ガードリング７５と直接交叉
できないために、アルミニウム配線１００，１０１を介
して半導体基板８０内に設けられたＰチヤネル型トラン
ジスタのゲート７６，７７に接続されている。このため
両チヤネルの境界の両側でアルミニウム配線１００と多
結晶シリコン膜からなる配線のコンタクトを取る必要が
あり、集積度を高めることができない。また、Ｎチヤネ
ル型トランジスタのゲート７２とＰチヤネル型トランジ
スタのゲート７８は同電位であるが、入力信号線９を両
チヤネル側に設けなければならないためその占有面積が
極めて大きくなつている。尚、実施例では、Ｎ型基板に
形成された相補型半導体装置２２について説明したが、
Ｐ型基板にも同様に適用できることは勿論である。上述
の相補型半導体装置２２は、次のようにして製造するこ
とができる。

第２図Ａに示す如く、Ｎ導電型の半導体基板２の所定領
域に不純物としてホウ素（Ｂ＋１１）をイオン注入して
Ｐウエル層３を形成し、これを半導体基体１とする。

このＰウエル層３及び半導体基板２の表面全面に酸化膜
３０を形成し、半導体基板２側の酸化膜３０の表面及び
Ｐウエル層３側の酸化膜３０の表面にチツ化シリコン膜
（Ｓｉ３Ｎ４）３１を形成し、これを写真蝕刻技術によ
り所定領域にのみ残存せしめる。次いで、同図Ｂに示す
如く、Ｐウエル層３上のチツ化シリコン膜３１及び酸化
膜３０の表面にレジスト膜３２を被着し、このレジスト
膜３２と半導体基板２上のチツ化シリコン膜３１をマス
クにして半導体基板２内に反転防止用のＮ−型不純物を
イオン注入してチヤネルストツパ一層８を形成する。

同様ＶＣＰウエル層３上のレジスト膜３２を除去し、半
導体基板２上の酸化膜３０及びチツ化シリコン膜３１の
表面にレジスト膜３２を被着して、このレジスト膜３２
とＰウエル層３上のチツ化シリコン膜３１をマスクにし
て反転防止用のＰ一型不純物をイオン注入せしめ、Ｐウ
エル層３内にチヤネルストツパ一層６を形成する。然る
後レジスト膜３２を除去する。次いで、第２図Ｃに示す
如く、レジスト膜３４を被覆後、ストツパ一層６（或は
８）内の埋込配線層形成予定領域と対応する酸化膜３０
の領域か開孔３３してから、チヤネルストツパ一層６（
或は８）の形成と同様に、同図Ｃに示す如く、チヤネル
ストツパ一層６（或は８）と逆導電型の不純物をイオン
注入し、埋込配線層５，７をそれぞれ形成する。

ここで、酸化膜３０に窓を開孔してから不純物のイオン
注入を行つたのは、後の工程で形成される素子分離絶縁
層４に埋込配線層５，７の跡を残すためと、酸化膜３０
を剥離しない場合よりも深く不純物を注入して後の酸化
等における熱処理によつて高濃度で低抵抗な埋込配線層
５，７を形成するためである。また、レジスト膜３４の
パターン形状は、合わせずれを考慮してチツ化シリコン
膜３１に重なるようにしておく。これは素子領域に形成
されたトランジスタのソース９，１５，１６、ドレイン
１０，１７，１８と素子分離絶縁層４によつて埋込配線
層５，７を自己整合の如く接続せしめるためである。次
に、同図Ｄに示す如く熱酸化を施してＰウエル層３及び
半導体基板２の所定領域に埋没した素子分離絶縁層４を
形成し、その表面のチツ化シリコン膜３１を除去する。

次いで、素子分離絶縁層４で仕切られた素子領域にゲー
ト酸化膜を形成するための酸化膜３５を形成する。

この酸化膜３５にＰウエル層３に直接接続する配線層１
８ａを形成するための窓３６を写真蝕刻法により開孔す
る（以降、この構造をダイレクトコンタクトと称する）
。この後、酸化膜３５及び素子分離絶縁層４の表面全面
に多結晶シリコン膜を形成し、その表面からオキシ塩化
リン（ＰＯＣｔ３）による不純物拡散を行つて窓３６を
通じてＰウエル層３の素子領域にＮ導電型の拡散層３７
を形成するとともに、多結晶シリコン膜をＮ導電型にす
る。次に、多結晶シリコン膜に写真蝕刻法によりパター
ンニングを施して拡散層３７に直接接続する配線層１８
ａと素子分離領域上の配線３８とを形成し、素子領域に
はゲート電極１２，２１を形成する。次に、同図Ｅに示
す如く、ゲート電極１２，２１をマスクにして素子領域
にゲート電極１２，２１の直下のゲート酸化膜１１，１
９，２０が残存するように酸化膜３５をエツチングする
。

この後、半導体基板２或はＰウエル層３をレジスト膜で
覆い、ゲート電極１２，２１をマスクにしてＰウエル層
３の素子領域にはＮ導電型の拡散層Ｎ＋からなるソース
１５，１６及びドレイン１７，１８、半導体基板２の素
子領域にＰ導電型の拡散層ｐ＋からなるソース９及びド
レイン１０を形成する。次に、同図Ｆに示す如く、素子
分離絶縁層４、ソース１５，１６，９、ドレイン１７，
１８，１０の拡散層の露出表面、及びゲート電極１２，
２１上に酸化膜１３を形成し、酸化膜１３にソース１５
，１６，９、ドレイン１７，１８，１０、配線層３８，
１８ａに通じるコンタクトホールを穿設してそれらに接
続する取出電極１４を設けて相補型半導体装置２２を得
る。

以上説明した如く、本発明に係る相補型半導体装置によ
れば、素子領域に形成されたトランジスタを構成するゲ
ート電極とソース，ドレインとを自己整合させ、しかも
素子分離絶縁層の直下に形成した埋込配線層を介して各
々の素子領域に形成されたトランジスタ間に配線層を渡
り配線できるようにしたので、極めて高い集積度を得る
ことが、できるものである。

【図面の簡単な説明】

第１図は、従来の相補型半導体装置の平面図、第２図Ａ
乃至同図Ｆは、本発明の一実施例の相補型半導体装置の
製造方法をその工程順に従つて示す説明図、第３図は、
本発明の他の実施例の平面図、第４図Ａは、同他の実施
例の回路図、同図Ｂは、同他の実施例の論理回路図であ
る。 ２・・・半導体基板、３・・・Ｐウエル層、４・・・素
子分離絶縁層、５，７・・・埋込配線層、９，１５，１
６・・・ソース、１０，１７，１８・・・ドレイン、１
１，２１・・・ゲート電極、１λ，１Ｕ』・・・相補型
半導体装置。

Claims (1)

1. 【特許請求の範囲】 １ 一導電型の半導体基板に逆導電型のウェル層を選択
   的に形成した半導体基体と、前記半導体基板の所定領域
   と前記ウェル層及びこれらの間に形成された素子分離絶
   縁層と、前記半導体基板及び前記ウェル層上に夫々ゲー
   ト絶縁膜を介して設けられたゲート電極と、前記半導体
   基板及び前記ウェル層に夫々形成され、それらと逆導電
   型のソース、ドレインの拡散層とを具備する相補型半導
   体装置において、素子分離絶縁層が半導体基体に少なく
   ともその一部分を埋没し、半導体基板上の素子分離絶縁
   層の直下には、該半導体基板と逆導電型でかつ高不純物
   濃度の埋込み配線層を設け、ウェル層上の素子分離絶縁
   層の直下には、該ウェル層と逆導電型でかつ高不純物濃
   度の埋込み配線層を設けたことを特徴とする相補型半導
   体装置。 ２ 少なくとも拡散層同志がそれらと同一導電型の埋込
   み配線層を介して接続されている特許請求の範囲第１項
   記載の相補型半導体装置。 ３ ゲート電極と拡散層が直接接続している構造が半導
   体基板かウェル層のいずれか一方の領域に形成されてい
   る特許請求の範囲第１項または第２項記載の相補型半導
   体装置。