JPH02260452A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体装置に関するものであり、特にｎチャ
ネルトランジスタとｐチャネルトランジスタの双方を備
える半導体装置に関するものである。

［従来の技術］ 第７図はツウインタブ型のＣＭＯＳｌ−ランジスタのｎ
ウェル付近の平面図である。第７図に示すようにｎウェ
ル１の周囲にはｐウェル２　ａ　ｓ　２　ｂ　ｓ２ｃが
形成されている。ｎウェル１上にはソース領域３とドレ
イン領域４が形成されている。ソース領域３とドレイン
領域４との間には、ゲート電極５が形成されている。ソ
ース領域３にはアルミニウム配線層６Ｃが電気的に接続
されている。ドレイン領域４にはアルミニウム配線層６
ｂが電気的に接続されている。ゲート電極５にはアルミ
ニウム配線層６ａが電気的に接続されている。ｎウェル
１上には、ソース領域３とドレイン領域４を囲むように
ｎ型の拡散層７が形成されている。拡散層７の役割は後
で説明する。拡散層７には、アルミニウム配線層６ｄが
電気的に接続されている。

アルミニウム配線層６ｄに電圧を印加することにより、
ｎウェル１を所定の電圧にする。

第８図は、第７図で表わしているｎウェル１を矢印■で
示す線に沿って切断した場合の断面図である。第８図に
示すようにｐ型シリコン基板８には、ｎウェル１とｎウ
ェル２ａが形成されている。

ｎウェル１とｎウェル２ａの境界には不純物の濃度が薄
い領域９（以下グレーゾーンという）がある。これはｎ
ウェル１を形成するためにシリコン基板８中に拡散させ
たｎ型不純物の一部がｎウェル２ａに侵入し、またｎウ
ェル２ａを形成するためシリコン基板８中に拡散させた
ｐ型不純物の一部がｎウェル１に侵入するため、ｎウェ
ル１とｎウェル２の境界ではｎ型の不純物とｐ型の不純
物とが交り合い、その結果不純物の濃度が低くなるから
である。第８図には現われていないが、ｎウェル１とｎ
ウェル２６の境界およびｎウェル１とｐ　’７　ｘル２
ｃの境界にもグレーゾーンはある。

ｎウェル１には拡散層７が形成されている。０ウエル１
とｎウェル２ａの境界の上にはフィールド酸化膜１０ａ
が形成されている。ｎウェル１の上には、拡散層７を挾
み込むようにフィールド酸化膜１０ｂ、１０ｃが形成さ
れている。フィールド酸化＠　１０　ａと１０ｂの間に
はゲート酸化膜１１が形成され、フィールド酸化膜１０
ｂと１０ｃの間にはシリコン酸化ｆｉ１２が形成されて
いる。

ゲート酸化膜１１の上からフィールド酸化膜１０ａの上
にかけてゲート電極５が形成されている。

ゲート電極５の上、フィールド酸化膜１０　ａの上、フ
ィールド酸化膜１０ｂの上、フィールド酸化膜１０ｃの
上およびシリコン酸化膜１２の上にはＰＳＧＭ１３が形
成されている。ＰＳＧ膜１３の上には、アルミニウム配
線層６　ａ　ｓ　６　ｄが形成されている。アルミニウ
ム配線層６ａとゲー１［極５は、ＰＳＧ膜１３に設けら
れたコンタクトホールに充填されたアルミニウムによっ
て電気的に接続されている。アルミニウム配線層６ｄと
拡散層７は、ＰＳＧ膜１３に設けられたコンタクトホー
ルに充填されたアルミニウムによって電気的に接続され
ている。なお第８図はゲート電極５に沿って０ＭＯ５）
ランジスタを切断した状態の断面図だから、ソース領域
３とドレイン領域４は第８図中には現われない。

ここで拡散層７の役割を説明する。先はど説明したよう
にｎウェル１とｎウェル２ａｓ　２ｂｓ　２Ｃの境界に
は、不純物の濃度が低くなっているグレーゾーン９があ
る。グレーゾーン９では不純物濃度が低いため、しきい
値電圧が下がる。よってゲート電極５やアルミニウム配
線層６ｃ、６ｂに電圧を印加させた際にグレーゾーン９
に反転層が形成されるおそれがある。これにより、リー
ク電流が発生し、ＣＭＯＳトランジスタの特性上好まし
くない状態となる。

そこでこれを防ぐため、第７図に示すようにｎウェルｒ
の上に、ソース領域３とドレイン領域４を囲むようにｎ
型の拡散層７を形成している。これによりｎウェル１の
うちＰウェル２　ａ、　２　ｂｓ　２Ｃの近傍の部分の
不純物濃度を高くし、リーク電流が発生しＬＬ％ように
している。

［発明が解決しようとするａｆｆｉｌ しかしながら、拡散層７はゲート電極５をマスクとして
シリコン基板８にイオンを注入し、それを拡散させるこ
とにより形成するため、第７図に示すようにゲート電極
５の下には拡散層７が形成されない。したがって第８図
に示すように、ゲート電極５に印加された電圧によりゲ
ート電極５の下にあるグレーゾーン９に反転層が形成さ
れた場合、ゲート酸化ｌ１ｉｌｌの下に形成されたチャ
ネルを流れる電流がこの反転層を流れ、その結果この電
流がｎウェル２ａに流れることになる。

このようなことを防ぐため、拡散層７をゲート電極５も
囲むように形成することも考えられるが、拡散層７の内
側には１つのトランジスタ素子しか作らないので、この
方法によれば１つのトランジスタ素子が形成される領域
が拡大してしまい、ＣＭＯＳトランジスタの微細化の要
請に反することになる。

したがって、この発明はかかる従来の問題点を解決する
ためになされたもので、その目的はトランジスタ素子の
形成領域を拡大することなくゲート電極下のグレーゾー
ンにリーク電流が流れないようにする、半導体装置を提
供することである。

［課題を解決するための手段］ この発明は半導体基板主表面上にあるｎチャネル形成領
域とｐチャネル形成領域との境界上に内領域を絶縁分離
する分離絶縁膜が形成され、かつ、この分離絶縁膜上に
トランジスタのゲート電極が形成されている半導体装置
に関するものである。

この発明はこのような半導体装置において、ゲート電極
と分離絶縁膜との間に、ｎチャネルトランジスタ形成領
域とｎチャネルトランジスタ形成領域との境界部分にお
ける反転層の形成を阻止するための導体層を設けたこと
を特徴としている。

［作用］ この発明は分離絶縁膜とゲート電極の間に導体層を設け
ることにより、ゲート電極の下にあるグレーゾーンにお
ける反転層形成に影響を与える電極をゲート電極から導
体層に替えた。この導体層にはグレーゾーンのしきい値
電圧が越えない電圧を印加しているので、ゲート電極に
どのような電圧をかけてもゲート電極下にあるグレーゾ
ーンには反転層が形成されない。

［実施例］ 第１図はこの発明の一実施例を示す平面図である。従来
例である第７図との違いは、ゲート電極５の下に第１の
多結晶シリコン膜１６を形成し、第１の多結晶シリコン
膜１６と拡散層７とをアルミニウム配線層６ｅ、６ｆを
用いて電気的に接続したことである。

第２図は第１図で表わしているｎウェル１を矢印■で示
す線に沿って切断した場合の断面図である。第２図に示
すように、第１の多結晶シリコン膜１６は、フィールド
酸化膜１０ａとゲート電極５の間に形成されている。

以下この発明の一実施例の製造工程を第３Ａ図から第３
３図を用いて順に説明していく。

まず第３Ａ図に示すようにｐ型のシリコン基板８の主表
面上に、シリコン酸化膜１７、シリコン窒化膜１８およ
びレジスト１９を順に積層していく。レジスト１９に所
定のバターニングを施し、レジスト１９をマスクとして
シリコン窒化膜１８をエツチングする。さらにレジスト
１９をマスクにしてシリコン基板８中にｐ型の不純物、
たとえばボロンをイオン注入する。

次に第３Ｂ図に示すようにレジスト１９を除去し、ＬＯ
ＣＯ３法を用いてシリコン基板８の上にフィールド酸化
膜２０を形成する。そしてシリコン窒化膜１８を除去し
た後、フィールド酸化膜２０をマスクとしてシリコン基
板８中にｎ型の不純物、たとえばリンをイオン注入する
。

次に第３Ｃ図に示すように、シリコン基板８中に注入さ
れたボロンとリンを熱拡散することにより、ｎウェル１
とｐウェル２ａを形成する。このときグレーゾーン９も
形成される。

次に第３Ｄ図に示すようにシリコン酸化膜１７とフィー
ルド酸化膜２０をシリコン基板８がら除去し、シリコン
基板８の主表面を露出させる。そしてシリコン基板８に
熱処理を施すことによりシリコン基板８の主表面上にシ
リコン酸化膜２１を形成する。さらにシリコン酸化膜２
１の上にシリコン窒化膜２２およびレジストを積層する
。このレジストに所定のバターニングを施し、このレジ
ストをマスクにしてシリコン窒化２２を除去する。

そしてこのレジストを除去する。

次に第３Ｅ図に示すように、Ｌｏｃｏｓ法を用いてシリ
コン基板８の上にフィールド酸化膜１゜ａｓ　１０ｂ、
１０ｃを形成する。そしてシリコン窒化膜２２とシリコ
ン酸化膜２１をシリコン基板８主表面から除去する。

次に第３Ｆ図に示すように、フィールド酸化膜１０ａ、
１０ｂｓ　１０ｃの表面上および露出したシリコン基板
８の主表面上に、ＣＶＤ法を用いて第１の多結晶シリコ
ン膜１６を形成する。次に第１の多結晶シリコン膜１６
の上にレジストを塗布し、このレジストに所定のバター
ニングを施す。

そしてこのレジストをマスクにして第１の多結晶シリコ
ン膜１６をエツチングし、ｎウェル１上のフィールド酸
化膜１０ａ上にある第１の多結晶シリコン膜１６だけを
残余させる。次に熱酸化を施すことにより、第１の多結
晶シリコン膜１６の表面上および露出しているシリコン
基板８の主表面上にシリコン酸化膜１１．１２．１７を
形成する。

シリコン酸化膜１１がゲート酸化膜となる。

次に第３Ｇ図に示すように、フィールド酸化膜１０　ａ
　ｓ　１０　ｂ　ｓ　ｔ　Ｑ　ｃ上、シリコン酸化膜１
７．１２上およびゲート酸化膜１１上にＣＶＤ法を用い
て第２の多結晶シリコンｆｉ５を形成し、これに所定の
バターニングを施し、ゲート電極にする。

次に第３Ｈ図に示すように、ゲート電極５とシリコン酸
化膜１２上に形成したレジストをマスクにして、ソース
領域３とドレイン領域４の形成に用いられるｐ型不純物
、たとえばボロンをシリコン基板８主表面中にイオン注
入する。

次に第３Ｉ図に示すようにシリコン酸化膜１２上に形成
したレジスト１４を除去し、今度はソース領域３および
ドレイン領域４にレジストを形成する。なお第３Ｉ図に
はソース領域３およびドレイン領域４は現われていない
のでソース領域３上とドレイン領域４−ヒにレジストを
塗布した状態も現われていない。そしてこのソース領域
３およびドレイン領域４上に形成したレジストとゲート
電極５をマスクにし゛Ｃ１拡散層７の形成に用いられる
ｎ型不純物、たとえば砒素をシリコン基板８中にイオン
注入する。

次に第３Ｊ図に示すようにシリコン基板８に熱処理を施
すことにより、シリコン基板８中に注入されたイオンを
拡散しソース領域３、ドレイン領域４および拡散層７を
形成する。なお第３１図ではソース領域３とドレイン領
域４は現われていない。次にシリコン基板８の主表面全
面にＣＶＤ法を用いてＰＳＧｆｉ１３を堆積する。そし
てソース領域３上、ドレイン領域４上、ゲート電極５上
、拡散層７上および第１の多結晶シリコン膜１６上にコ
ンタクトホールを形成し、その上にアルミニウム配Ｉ３
Ｉ層６ａ、６ｂ、６ｃ、６ｄ、６ｅ、６ｆを形成する。

なお、第３Ｊ図ではアルミニウム配線層６ｂ、６ｃ、６
ｅ、６ｆは現われていない。

以上の工程によってこの発明の一実施例の製造プロセス
が完了する。なお第３Ｊ図で現われている断面では、拡
散層７と第１の多結晶シリコン膜１６とがアルミニウム
配線層６ｅ、６ｆによって電気的に接続されている状態
が現われていない。そこでこの状態を第４図で示す。第
４図は第１図で表わしているｎウェル１を矢印■で示す
線に沿って切断した場合の断面図である。

第１図と第２図に示すようにこの実施例によれば、フィ
ールド酸化膜１０ａとゲート電極５との間に第１の多結
晶シリコン膜１６を設けることにより、ゲート電極５の
下にあるグレーゾーン９における反転層形成に影響を与
える°電極をゲート電極５から第１の多結晶シリコン膜
１６に替えた。

第１の多結晶シリコンＨ！１６は拡散層７に電気的に接
続されているから、ｎウェル１と第１の多結晶シリコン
膜１６とは同電位となっている。したがってゲート電極
５の下にあるグレーゾーン９では反転層が形成されない
。

なおこの実施例においてはｎウェル１上にあるフィール
ド酸化膜１０ａ上に第１の多結晶シリコン膜１６を形成
しているが、この発明においてはこれに限定されるわけ
ではなく、第５図に示すようにロウエル１とロウエル２
ａの境界をまたぐように第１の多結晶シリコン膜１６を
フィールド酸化膜１０ａ上に形成してもよい。

この実施例においてはｎウェルとロウエルをｎするＣＭ
Ｏ５）ランジスタについて説明したが、この発明におい
てはこれに限定されるわけではなくｎウェルとロウエル
のうちどちらか一方のみを有するＣＭＯＳトランジスタ
であっても構わない。

またこの実施例においてはＭＯ３ｍ界効果トランジスタ
について説明したが、この発明においてはこれに限定さ
れるわけではなく他の電界効果トランジスタであっても
構わない。

この発明の他の実施例について以下説明する。

第６図はこの発明の他の実施例であるＣＭＯＳトランジ
スタのｎウェル１付近の平面図である。

この実施例においては第１の多結晶シリコン膜１６と拡
散層７とは電気的に接続されていない。その代わりに第
１の多結晶シリコン膜１６に電気的に接続されたアルミ
ニウム配線層６ｇに、ケート電極５の下にあるグレーゾ
ーンに反転層が形成されないような電圧を印加すること
によって、この発明の効果を達成せんとしている。

［効果］ 以上この発明によれば分離絶縁膜とゲート電極との間に
導体層を設けることにより、ゲート電極の下にあるグレ
ーゾーンにおける反転層形成に影響を与える電極をゲー
ト電極から導体層に替えた。

この導体層にはグレーゾーンのしきい値電圧を越えない
電圧を印加しているので、ゲート電極にどのような電圧
をかけてもゲート電極の下にあるグレーゾーンには反転
層が形成されない。したがってゲート電極下にチャネル
ストッパとなる拡散層が形成されていなくてもゲート電
極下の半導体基板中にリーク電流が流れるということは
なくなる。

また、これによりチャネルストッパとなる拡散層をゲー
ト電極をも囲むように形成する必要がなくなり、トラン
ジスタ形成領域を拡大させなくて済む。したがって、こ
の発明によればＣＭＯＳトランジスタの微細化の要請も
満たすことができる。

この発明は、浮遊ゲートを有する不揮発性メモリ装置の
ように、１０ボルト以上の高電圧で使用する半導体装置
においては特にその効果は大きい。

【図面の簡単な説明】

第１図はこの発明の一実施例のｎウェル付近を示す平面
図である。第２図は、第１図で示すｎウェルを矢印■で
示す線に沿って切断した場合のその断面図である。第３
八図ないし第３Ｊ図はこの発明の一実施例を製造工程順
に示す断面図である。 第４図は第１図で示すｎウェルを矢印■で示す線に沿っ
て切断した場合のその断面図である。第５図はこの発明
の一実施例の変形例を示す断面図である。第６図はこの
発明の他の実施例のｎウェル付近を示す平面図である。 第７図は、従来のツウインタブ型のＣＭＯ３）ランジス
タのｎウェル付近の平面図である。第８図は第７図で示
すｎウェルを矢印■で示す線に沿って切断した場合のそ
の断面図である。 図に示すように１はｎウェル、２ａ、２ｂ、２Ｃはｎウ
ェル、５はゲート電極、８はシリコン基板、１０ａはフ
ィールド酸化膜、１６は第１の多結晶シリコン膜を示す
。

Claims (1)

【特許請求の範囲】
1. 半導体基板の主表面上であってｎチャネルトランジスタ
   形成領域とｐチャネルトランジスタ形成領域との境界上
   に両領域を絶縁分離する分離絶縁膜を形成し、この分離
   絶縁膜上にトランジスタのゲート電極を形成している半
   導体装置において、前記ゲート電極と前記分離絶縁膜と
   の間に前記ｎチャネルトランジスタ形成領域と前記ｐチ
   ャネルトランジスタ形成領域との境界部分における反転
   層の形成を阻止するための導体層を設けたことを特徴と
   する、半導体装置。