JPS5945691A - ダイナミツクメモリ−のアクセス回路 - Google Patents
ダイナミツクメモリ−のアクセス回路Info
- Publication number
- JPS5945691A JPS5945691A JP57156264A JP15626482A JPS5945691A JP S5945691 A JPS5945691 A JP S5945691A JP 57156264 A JP57156264 A JP 57156264A JP 15626482 A JP15626482 A JP 15626482A JP S5945691 A JPS5945691 A JP S5945691A
- Authority
- JP
- Japan
- Prior art keywords
- read
- signal
- output
- write
- gate
- Prior art date
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、例えはダイナミックＦ＋ＡＭ等で構成され
たクィナミックメモリーに列するリフレッシュ動作とり
一ド／ライト動作との競合制御を行なうアクセス回路に
関するものである。
たクィナミックメモリーに列するリフレッシュ動作とり
一ド／ライト動作との競合制御を行なうアクセス回路に
関するものである。
従来この８１の装置として第１図に示すものがあった。
図において、（１）はダイナミックメモリー（５）に対
してリード／ライト動作を行なうＣＰＵ部、（２）はダ
イナミックメモリー（５）内データを周期的にり７Ｌ／
ツシユ一１ｖノ作をさせるためのリフレッシュ信号発生
部、（３）はこれらリード／ライト動作およびリフレッ
シュ動作要求の競合金利（財）する競合制御部、（４）
は競合側ｒｉ［ｔ１部（３）に対してそれぞれの動作要
求を検出するためのクロックを発生するクロック発生部
、＋５１ ｉｄ ＣＰＵ部（１）のメモリーとしてのダ
イナミックメモリ一部である。
してリード／ライト動作を行なうＣＰＵ部、（２）はダ
イナミックメモリー（５）内データを周期的にり７Ｌ／
ツシユ一１ｖノ作をさせるためのリフレッシュ信号発生
部、（３）はこれらリード／ライト動作およびリフレッ
シュ動作要求の競合金利（財）する競合制御部、（４）
は競合側ｒｉ［ｔ１部（３）に対してそれぞれの動作要
求を検出するためのクロックを発生するクロック発生部
、＋５１ ｉｄ ＣＰＵ部（１）のメモリーとしてのダ
イナミックメモリ一部である。
次に、この第１図の動作を第２図のタイミングチャート
を用いて説明する。ダイナミックメモリ一部（５）に対
１″る動作要求は、ＣＰＵ部（１１によるり一ド／ライ
ト（Ｒ／Ｗ）！１ＴＩＩＩ作要求と、リフレッシュ信号
発生Ｍ１畳２）によるリフレッシュ（ＲＥＦ）動作要求
（ダイナミックメモリー（５）は周期的にリフレッシュ
動作全実姉しないと記憶されているデータが消失する）
の二つがちり、それぞれは非同期に発生する。
を用いて説明する。ダイナミックメモリ一部（５）に対
１″る動作要求は、ＣＰＵ部（１１によるり一ド／ライ
ト（Ｒ／Ｗ）！１ＴＩＩＩ作要求と、リフレッシュ信号
発生Ｍ１畳２）によるリフレッシュ（ＲＥＦ）動作要求
（ダイナミックメモリー（５）は周期的にリフレッシュ
動作全実姉しないと記憶されているデータが消失する）
の二つがちり、それぞれは非同期に発生する。
今、時刻ｔ１にてＣＰＵ部（１１からのＲ／ｍ動作′＞
？求が発生した場合（この時リフレツンユ助作要求は発
生していないとする）、その要求イＳ号（ｒＦ、 ２
ｉｌｌ （ｂ） １ば、競合制御部（３）のＲ／Ｗ受付
ゲートＣ３υ全通して、Ｒ／’Ｗフリップフロッグ（以
下ＲＡＶ訃゛と略−４−）０乃のＩＩＤＩ＋ １子に入
り、クロック元生部（４）より出力されるクロック信号
（第２１メ１（ａ））グ）立ち」二かりタイミングｔ２
に同１υ１してＰ！／！Ｊ、 Ｆ Ｔイ゛−７功がセッ
トさノ１、そノ１１１１１ ）端子ｊ リＲ／Ｗ スタ
ー ト’ｉ 号（Ｚ ２ ：ンｌ （ｃ） ） 力出力
さ１しる。なお、このＲＡＩ； Ｆ７ｉ’ Ｉ：＋２＋
の１１υＩＩ 、ン：Ｍ ｐの出力は、ＲＴＩ；Ｆ受寸
ゲート（慢のゲート人力上なってオリ、一旦Ｒ／Ｗ Ｆ
Ｆ Ｏｂがセット、’５れると、その後に発生するリフ
レッシュ動作要求はこのＩ’１ＥＦ−ヅ付ゲートΩ１で
ゲート阻止され、Ｉｔ／Ｗ ＦＦθ、ｂがリセットされ
る寸で待たされる。Ｒ，／’Ｗ ＦＦ Ｃ４Ｚｌより出
力されたＲ／Ｖスタート信号は、ダイナミックメモリ一
部（５）に人力され、ダイナミックメモリ一部（５１け
この信号を受けて、リード／ライト動作金実行し、それ
が完了する七、その完了タイミングｔ３て１（βエンド
信号（第２区１（ｄ））を発生して、ＲＡＶ ＦＦ（２
）をリセットすると共に、ＣＰＵ部１１１のリード／ラ
イト動作要求金リセットする。この時、リフレッシュ動
作要求信号（第２図（ｅ））が待たされている場合は、
Ｒ／Ｗ ＦＦ ｕｅがリセットされた直後のクロック信
号のヴち下がりタイミングｔ４に同期して、ＲＫＦ−Ｆ
Ｆ−かセットされ、その１゛１′”端子よりＲＥＦスタ
ート信号（第２図（ｆ））が出力される。これによりダ
イナミックメモリ一部（５）のリフレッシュ動作がなさ
ハ、これが完了１−ると、その完了時点ｔ５（（てＲＥ
ＴＩ’エンド信号（第２図（ｇ））がＲＥＦ−ＦＦ−お
よびリフレッシュ信号発生部（２）に出力され、それぞ
れリセットされる。
？求が発生した場合（この時リフレツンユ助作要求は発
生していないとする）、その要求イＳ号（ｒＦ、 ２
ｉｌｌ （ｂ） １ば、競合制御部（３）のＲ／Ｗ受付
ゲートＣ３υ全通して、Ｒ／’Ｗフリップフロッグ（以
下ＲＡＶ訃゛と略−４−）０乃のＩＩＤＩ＋ １子に入
り、クロック元生部（４）より出力されるクロック信号
（第２１メ１（ａ））グ）立ち」二かりタイミングｔ２
に同１υ１してＰ！／！Ｊ、 Ｆ Ｔイ゛−７功がセッ
トさノ１、そノ１１１１１ ）端子ｊ リＲ／Ｗ スタ
ー ト’ｉ 号（Ｚ ２ ：ンｌ （ｃ） ） 力出力
さ１しる。なお、このＲＡＩ； Ｆ７ｉ’ Ｉ：＋２＋
の１１υＩＩ 、ン：Ｍ ｐの出力は、ＲＴＩ；Ｆ受寸
ゲート（慢のゲート人力上なってオリ、一旦Ｒ／Ｗ Ｆ
Ｆ Ｏｂがセット、’５れると、その後に発生するリフ
レッシュ動作要求はこのＩ’１ＥＦ−ヅ付ゲートΩ１で
ゲート阻止され、Ｉｔ／Ｗ ＦＦθ、ｂがリセットされ
る寸で待たされる。Ｒ，／’Ｗ ＦＦ Ｃ４Ｚｌより出
力されたＲ／Ｖスタート信号は、ダイナミックメモリ一
部（５）に人力され、ダイナミックメモリ一部（５１け
この信号を受けて、リード／ライト動作金実行し、それ
が完了する七、その完了タイミングｔ３て１（βエンド
信号（第２区１（ｄ））を発生して、ＲＡＶ ＦＦ（２
）をリセットすると共に、ＣＰＵ部１１１のリード／ラ
イト動作要求金リセットする。この時、リフレッシュ動
作要求信号（第２図（ｅ））が待たされている場合は、
Ｒ／Ｗ ＦＦ ｕｅがリセットされた直後のクロック信
号のヴち下がりタイミングｔ４に同期して、ＲＫＦ−Ｆ
Ｆ−かセットされ、その１゛１′”端子よりＲＥＦスタ
ート信号（第２図（ｆ））が出力される。これによりダ
イナミックメモリ一部（５）のリフレッシュ動作がなさ
ハ、これが完了１−ると、その完了時点ｔ５（（てＲＥ
ＴＩ’エンド信号（第２図（ｇ））がＲＥＦ−ＦＦ−お
よびリフレッシュ信号発生部（２）に出力され、それぞ
れリセットされる。
以下、同様の動作が繰り返えされる。
従゛昶のダイナミックメモリーのアクセス回路は以上の
ように構成されているので、ＣＰＵ部よりのリード／ラ
イト動作要求が発生しても、競合制机部（３）により、
最悪１クロック期間（第２図の場合Ｔａ期間）待たされ
ることになり、ＣＰＵの動作スピードの低下を招くなど
の欠点があった。
ように構成されているので、ＣＰＵ部よりのリード／ラ
イト動作要求が発生しても、競合制机部（３）により、
最悪１クロック期間（第２図の場合Ｔａ期間）待たされ
ることになり、ＣＰＵの動作スピードの低下を招くなど
の欠点があった。
また、リフレッシュ動作においても、リート／ライト動
作時と同様に最悪１クロツクＪ９］間（即２ヅ１の場合
Ｔｂ期間）待たされる仁とを余儀なくされるという欠点
があった。
作時と同様に最悪１クロツクＪ９］間（即２ヅ１の場合
Ｔｂ期間）待たされる仁とを余儀なくされるという欠点
があった。
この発明は上記のような従来のものの欠点全除去するた
めになされたもので、ＣＦ３Ｉ部よりのり一ド／ライト
動作要求か発生すると、待ち時間を要することなくリア
ルタイムにて、リフレツンユ！１ｔｌ１作との競合を制
御゛することにより、ｃｐｕの動作速塵の６速化がＩＺ
Ｉれるダイナミックメモリーのアクセス回路を提供する
ことを目的上している。
めになされたもので、ＣＦ３Ｉ部よりのり一ド／ライト
動作要求か発生すると、待ち時間を要することなくリア
ルタイムにて、リフレツンユ！１ｔｌ１作との競合を制
御゛することにより、ｃｐｕの動作速塵の６速化がＩＺ
Ｉれるダイナミックメモリーのアクセス回路を提供する
ことを目的上している。
以下、この発明の一実症例を図に−）いて説明ゴーろ。
第３（シＩにおいて、符号ｉｌｌ 、 （２＋ 、 ＋
５＋は従・１（の第１図のものと同一である。（６）は
ＣＰＵ部（１）からＲ／Ｗ動作要求信号およびリフレツ
ンユ信号発ｔＬ部（１１からのＲＢＦ動作要求信号をリ
アルタイムで競合制（財）する競合Ｎｔｌｌ（財）部（
いわゆるメ七り“ｒり＋７部）でこのは！合制副部（６
）はＲ／ＷおよびＦｔＥＦ動作要求信号がそれぞれ入力
されるインバータ１６Ｄ 、 ＋６２＆、この各インバ
ータ（６ｉ） 、 ｔ６２）を介して接続されたＲ／Ｗ
およびＲＥＦ 受付ケー ト（６３１、ｆ６４ 七、
コ（７）受付ゲート１６３１゜（聞出力がその１′、−
、１１ＩＩ Ｒ１１端子に人力されるセレクトＦＦ、＋
６５１と、このセレクトＦＦｆ８５１の“ＯＩＩ １１
１１１端子出力によりゲート１ｌｉｌＪ飼されるＲ／Ｗ
およびＲＥＦ出力ゲート！６６＋ 、暁、１ｊよひこの
両ゲート嵯）、（＠によりゲートさ、１シるＲＡおよび
Ｒｕ動作要求信号を（６１）〜睡の１１Ｊ路動作時間、
７ｙ越させる１１）（蝋回ム〜１（（至）、 １ｉ９１
により構成されている。
５＋は従・１（の第１図のものと同一である。（６）は
ＣＰＵ部（１）からＲ／Ｗ動作要求信号およびリフレツ
ンユ信号発ｔＬ部（１１からのＲＢＦ動作要求信号をリ
アルタイムで競合制（財）する競合Ｎｔｌｌ（財）部（
いわゆるメ七り“ｒり＋７部）でこのは！合制副部（６
）はＲ／ＷおよびＦｔＥＦ動作要求信号がそれぞれ入力
されるインバータ１６Ｄ 、 ＋６２＆、この各インバ
ータ（６ｉ） 、 ｔ６２）を介して接続されたＲ／Ｗ
およびＲＥＦ 受付ケー ト（６３１、ｆ６４ 七、
コ（７）受付ゲート１６３１゜（聞出力がその１′、−
、１１ＩＩ Ｒ１１端子に人力されるセレクトＦＦ、＋
６５１と、このセレクトＦＦｆ８５１の“ＯＩＩ １１
１１１端子出力によりゲート１ｌｉｌＪ飼されるＲ／Ｗ
およびＲＥＦ出力ゲート！６６＋ 、暁、１ｊよひこの
両ゲート嵯）、（＠によりゲートさ、１シるＲＡおよび
Ｒｕ動作要求信号を（６１）〜睡の１１Ｊ路動作時間、
７ｙ越させる１１）（蝋回ム〜１（（至）、 １ｉ９１
により構成されている。
なお、 ＮＡＮＤケートで構成されたＲ／Ｗ受付ゲート
１６３）およヒＲＰ２１”受イマ１ゲート＋６４１ ＆
ま実質的にＦ！−８７リツプ７ｏッグ機能を有しており
、−＋、たセレクトＦＦ時もその°１Ｄ１１１１Ｔ１１
端子が接地されているので、これも実質的にはＲ−８フ
リツプフロツプである。
１６３）およヒＲＰ２１”受イマ１ゲート＋６４１ ＆
ま実質的にＦ！−８７リツプ７ｏッグ機能を有しており
、−＋、たセレクトＦＦ時もその°１Ｄ１１１１Ｔ１１
端子が接地されているので、これも実質的にはＲ−８フ
リツプフロツプである。
次に、この第３図の動作ｆｃ第４１図のタイムチャート
図全月１いて説明する。
図全月１いて説明する。
従来と同様、グ・イナミンクメモリ一部（５）に対する
動作安水は、 ＣＰＵ部ｆｌｌ Ｋよるリード／ライト
動作要求と、リフレッシュ信号発生部（２）によるリフ
レッシュ′口υ作′）に求の二つがあり、それぞれは非
同期に発生する。
動作安水は、 ＣＰＵ部ｆｌｌ Ｋよるリード／ライト
動作要求と、リフレッシュ信号発生部（２）によるリフ
レッシュ′口υ作′）に求の二つがあり、それぞれは非
同期に発生する。
今、時刻ｔ１にてＣＰＵ部（１）からのＲ／Ｗ動作要求
ＩＪ）冗生じた場合（この時リフし・ソノユ１１１１１
（：・ｙａｊ 求ｉｊ発生していないとする）、その・
小水偵＋４−（・６４図０・））は、リアルタイム競合
！ｂｌｌ館月、１ニ（（））のイ７ハ−タ（６１）を介
しＲ／〜Ｖ受付ゲー１− ＋６３１にパノＪε下れ、そ
Ｑ〕出力（はＲＩＤＦ’・そ付ゲー１− ＋ｌ１４１を
通して十Ｖり１・Ｊイ′Ｆ（（δ）の゛′Ｔゼ′・端子
へ°°Ｌ゛°レベルとなって人力される（ｆυ４区口ｂ
））。
ＩＪ）冗生じた場合（この時リフし・ソノユ１１１１１
（：・ｙａｊ 求ｉｊ発生していないとする）、その・
小水偵＋４−（・６４図０・））は、リアルタイム競合
！ｂｌｌ館月、１ニ（（））のイ７ハ−タ（６１）を介
しＲ／〜Ｖ受付ゲー１− ＋６３１にパノＪε下れ、そ
Ｑ〕出力（はＲＩＤＦ’・そ付ゲー１− ＋ｌ１４１を
通して十Ｖり１・Ｊイ′Ｆ（（δ）の゛′Ｔゼ′・端子
へ°°Ｌ゛°レベルとなって人力される（ｆυ４区口ｂ
））。
なお、この時、１１ （＋ Ｉ＋端子ば”Ｈ” ｌ／ベ
ルとな、イ〉（第ａ、 ＋Ｑｌ （ａ） ）。これによ
りセレノｈ ］’Ｆ ：１ｉ５１はリセットさり、 、
、 ｒｔ／ｗ出勾ゲート（開）をアク′アイフ゛（Ｉ
（シて、リート／シイ［動作要求信号７Ｊ）、ダイナミ
ックメモリー（５）にゲルト入力される。この状態にお
いて、時刻ｔ２において、ＲＥＦ動作要求信号（鳴４１
′ｙｌ ｆｈ））が発生する表、この要求信号けＲｌｉ
；Ｆ ９−付ゲー！・（６４）を通してセレクトＦＦｔ
ｌぶの′Ｒ“°Ｉ品丁−を′”Ｌ １１レベルから“Ｈ
′°レベルに変化させる。しかし、この場ばＩ＋ ７；
Ｈ端子はリード／ライト・１０１作要求か・Ｃ・でい
ているため、“Ｈ“°レベル全保持しているので、セレ
クトト・Ｆ ＋６５１はｔ２以前のリセット状態全保持
した１寸となり、リフレッシュ動作要求は待たされる。
ルとな、イ〉（第ａ、 ＋Ｑｌ （ａ） ）。これによ
りセレノｈ ］’Ｆ ：１ｉ５１はリセットさり、 、
、 ｒｔ／ｗ出勾ゲート（開）をアク′アイフ゛（Ｉ
（シて、リート／シイ［動作要求信号７Ｊ）、ダイナミ
ックメモリー（５）にゲルト入力される。この状態にお
いて、時刻ｔ２において、ＲＥＦ動作要求信号（鳴４１
′ｙｌ ｆｈ））が発生する表、この要求信号けＲｌｉ
；Ｆ ９−付ゲー！・（６４）を通してセレクトＦＦｔ
ｌぶの′Ｒ“°Ｉ品丁−を′”Ｌ １１レベルから“Ｈ
′°レベルに変化させる。しかし、この場ばＩ＋ ７；
Ｈ端子はリード／ライト・１０１作要求か・Ｃ・でい
ているため、“Ｈ“°レベル全保持しているので、セレ
クトト・Ｆ ＋６５１はｔ２以前のリセット状態全保持
した１寸となり、リフレッシュ動作要求は待たされる。
ダイナミックメモリ一部（５）はＲ／Ｗ出力ゲー１−
＋６６）からゲー ト出力されるリ−ド／う・ｒト’！
ｒＪＪ作要求濱号を受けて、その１助作を実行し、完了
−Ｊ−ると、その’ｊＩＥ Ｊ’スタイ゛ングｔ３てＲ
／Ｗエンド信号（第４図（ｇ））を発生して、ＣＰＵ名
［１のリード／ライト動作Ｉど置）ｋるーリセットする
。
＋６６）からゲー ト出力されるリ−ド／う・ｒト’！
ｒＪＪ作要求濱号を受けて、その１助作を実行し、完了
−Ｊ−ると、その’ｊＩＥ Ｊ’スタイ゛ングｔ３てＲ
／Ｗエンド信号（第４図（ｇ））を発生して、ＣＰＵ名
［１のリード／ライト動作Ｉど置）ｋるーリセットする
。
次に、このリード／ライト動作要求かりセットされた時
点し３で時刻℃２より待たされているＲＥＦ動作要求信
号（はＲＥＦ受伺ゲー日６４１ 、 Ｒ／ｖ受付ゲート
ｔａ３）をｔｌＱ シ”Ｃセｌ、’ クトＦＦ ；６．
５１ Ｋ入力され、そノ”Ｓ”端子を°゛Ｌ“ルベルと
する。これによりセレクト■（６５）がセットされ、Ｒ
ＦＰ・出力ゲート（Ｇ力がアクティブになり、ダイナミ
ックメモリ一部（５）に対して、ＲＫＦスタート信号（
第４図（１））を発生する。
点し３で時刻℃２より待たされているＲＥＦ動作要求信
号（はＲＥＦ受伺ゲー日６４１ 、 Ｒ／ｖ受付ゲート
ｔａ３）をｔｌＱ シ”Ｃセｌ、’ クトＦＦ ；６．
５１ Ｋ入力され、そノ”Ｓ”端子を°゛Ｌ“ルベルと
する。これによりセレクト■（６５）がセットされ、Ｒ
ＦＰ・出力ゲート（Ｇ力がアクティブになり、ダイナミ
ックメモリ一部（５）に対して、ＲＫＦスタート信号（
第４図（１））を発生する。
このＲＢＦスタート信号によりダイナミックメモリ一部
（５）のリフレッシュ動作が実行され、それが完了する
と（ｔ４時点）、ＲＦＰエンド信号（第４図（、ｉ）
） ｋリフレッシュ信号発生部（２）に出力し、そのｌ
’Ｆ動作要求伯号をリセット１−る。以下、同様の動作
が操り返えされ、Ｆ／ＷおよびＲＥＦ吻作要求の競合側
副が行なわれる。
（５）のリフレッシュ動作が実行され、それが完了する
と（ｔ４時点）、ＲＦＰエンド信号（第４図（、ｉ）
） ｋリフレッシュ信号発生部（２）に出力し、そのｌ
’Ｆ動作要求伯号をリセット１−る。以下、同様の動作
が操り返えされ、Ｆ／ＷおよびＲＥＦ吻作要求の競合側
副が行なわれる。
以にのように、この発明によれ（４，その論」ＩＪＪ
１ｉ１１Ｊ作にクロックを要しないＲＳフリッフ７０ツ
ノを用いてリード／ライトおよびリフレッ／ユ仙作博求
の１．・７合冊Ｈｆリアルタイツ、にて実行するように
しブこので、 ＣＰＵ０生６１ｒとも永えるｙｊ’Ｊ
） ｉ下スヒードの商運化か得られる効果がある。
１ｉ１１Ｊ作にクロックを要しないＲＳフリッフ７０ツ
ノを用いてリード／ライトおよびリフレッ／ユ仙作博求
の１．・７合冊Ｈｆリアルタイツ、にて実行するように
しブこので、 ＣＰＵ０生６１ｒとも永えるｙｊ’Ｊ
） ｉ下スヒードの商運化か得られる効果がある。
第１図は従・くのタイナミックメ七すグ〕アクセスＮ
（ｇ １ｙ、ｌ 、 第２ 図ｉ、ｊ： ｍ １ 図’
７） ＩＪＪ 作！ｒ Ｋ・、ｌ Ｑｌｌ −ｊ−：ｌ
−＞ タイミング千ヤード図、第３図はこの発明の−ｔ
： Ｉｊｉｊｉ ＋７１１によるダイナミックメモリの
アクセス回ｉＩ省１文］、７４１４図は第３図の動作を
、引明するだめのタイミングチャート１ヌ１である。 （１）・・・ＣＰＵ部、（２）・・リフレッシュ信号発
生ｆ：、ＪＳ、（３）・・・競合制Ｇ１旧都、（４）・
タロツク発生１ｊｌｓ、（５トクィナミツクメモリ部、
（６ｊ・−・競合制朗１部なお、１ン１中同−符号は同
−ｔ ７ｊ ｉ−１：ｉｆ ”＋ ｒ＜１＜分を・１テ
す。 代理人 葛 ！Ｉ！Ｊｌｌぎ −
（ｇ １ｙ、ｌ 、 第２ 図ｉ、ｊ： ｍ １ 図’
７） ＩＪＪ 作！ｒ Ｋ・、ｌ Ｑｌｌ −ｊ−：ｌ
−＞ タイミング千ヤード図、第３図はこの発明の−ｔ
： Ｉｊｉｊｉ ＋７１１によるダイナミックメモリの
アクセス回ｉＩ省１文］、７４１４図は第３図の動作を
、引明するだめのタイミングチャート１ヌ１である。 （１）・・・ＣＰＵ部、（２）・・リフレッシュ信号発
生ｆ：、ＪＳ、（３）・・・競合制Ｇ１旧都、（４）・
タロツク発生１ｊｌｓ、（５トクィナミツクメモリ部、
（６ｊ・−・競合制朗１部なお、１ン１中同−符号は同
−ｔ ７ｊ ｉ−１：ｉｆ ”＋ ｒ＜１＜分を・１テ
す。 代理人 葛 ！Ｉ！Ｊｌｌぎ −
Claims (1)
- 【特許請求の範囲】 ダイナミックメモリーへのり−ド／ライト動作要求とリ
フレッシュ動作要求の競合を制御するアクセス回路にお
いて、第１および第２のＲ−Ｓフリップ７０ツブを縦続
接続し、上記第１のＲ−８７ＩＪッ７’７ｏッ７”（７
）Ｒ，Ｓ端子にそれぞれインバータを介して上記リード
／ライト動作要求（４号。 リフレッシュ動作要求信号をへカすると共に上記第２の
Ｒ−Ｓフリップ７０ツブの。、 、 Ｑ、 １１１カで
それぞれの動作要求信号をゲート出方し、この各々−ト
出力を上記ダイナミックメモリーのり〜ト／ライト信号
およびリフレッシュ信号として用いることを特徴とする
ダイナミックメモリーのアクセス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57156264A JPS5945691A (ja) | 1982-09-06 | 1982-09-06 | ダイナミツクメモリ−のアクセス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57156264A JPS5945691A (ja) | 1982-09-06 | 1982-09-06 | ダイナミツクメモリ−のアクセス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5945691A true JPS5945691A (ja) | 1984-03-14 |
| JPH0245274B2 JPH0245274B2 (ja) | 1990-10-08 |
Family
ID=15624000
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57156264A Granted JPS5945691A (ja) | 1982-09-06 | 1982-09-06 | ダイナミツクメモリ−のアクセス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5945691A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62288958A (ja) * | 1986-04-23 | 1987-12-15 | アドバンスト・マイクロ・デイバイシズ・インコ−ポレ−テツド | コプロセツサア−キテクチヤ |
| JPH0283885A (ja) * | 1988-09-20 | 1990-03-23 | Rohm Co Ltd | メモリアクセス回路 |
| US5323352A (en) * | 1990-09-07 | 1994-06-21 | Sharp Kabushiki Kaisha | Refresh control circuit for memory |
-
1982
- 1982-09-06 JP JP57156264A patent/JPS5945691A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62288958A (ja) * | 1986-04-23 | 1987-12-15 | アドバンスト・マイクロ・デイバイシズ・インコ−ポレ−テツド | コプロセツサア−キテクチヤ |
| JPH0283885A (ja) * | 1988-09-20 | 1990-03-23 | Rohm Co Ltd | メモリアクセス回路 |
| US5323352A (en) * | 1990-09-07 | 1994-06-21 | Sharp Kabushiki Kaisha | Refresh control circuit for memory |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0245274B2 (ja) | 1990-10-08 |
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