JPH046024B2

JPH046024B2 -

Info

Publication number: JPH046024B2
Application number: JP57064170A
Authority: JP
Inventors: Akihisa Makita
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1982-04-16
Filing date: 1982-04-16
Publication date: 1992-02-04
Also published as: JPS58181154A

Description

【発明の詳細な説明】（技術分野の説明）本発明はマイクロプログラム制御装置に使用す
るマイクロプログラムトレース装置、さらに詳し
く云えば、特にマイクロプログラムトレース装置
においてマイクロプログラムの実行をトレースす
るマイクロプログラムトレース装置に関する。

（従来技術の説明）従来のトレーサでは記憶装置の容量が有限であ
り、このためマイクロプログラムのステツプ数が
著しく多い場合には記憶容量の範囲を越え、連続
トレースができないという欠点があつた。

（発明の目的の説明）本発明の目的は、内部記憶装置の格納スペース
がなくなるとクロツクを停止させ、内部記憶装置
のデータの出力が終了すると再びクロツクを再開
させ、トレースを断続して実行できるようにする
ことによつて上記欠点を解決したマイクロプログ
ラムトレース装置を提供することにある。

（発明の構成と作用の説明）本発明によるマイクロプログラムトレース装置
はアドレスレジスタと、内部記憶装置と、少くと
も第１および第２の制御手段とを具備して構成し
たものである。アドレスレジスタは外部のマイク
ロプログラムアドレスとクロツクとを受取り内部
記憶装置に加える。

内部記憶装置はクロツクに同期して、このマイ
クロプログラムアドレスを格納する。

内部記憶装置が最大容量に至るまでマイクロプ
ログラムアドレスを格納したときに、第１の制御
手段は外部のマイクロプログラム制御装置のクロ
ツクを停止させるとともに、外部の出力装置、あ
るいは外部の記憶装置へ内部記憶装置からデータ
を出力させる。

内部記憶装置からのデータ出力が終了したとき
に、第２の制御手段は外部のマイクロプログラム
制御装置のクロツクを再開させるとともに、内部
記憶装置への書込みも再開させる。

本発明によるマイクロプログラムトレース装置
では、上記基本構成のほかにトレース開始アドレ
ス指示手段と制御手段、ならびにトレース終了ア
ドレス指示手段と制御手段を具備することができ
るほか、マイクロプログラムアドレス値が連続し
て同一の値をとる場合にも書込みを抑止させ、抑
止期間のクロツク数をカウントさせる手段を具備
することもできる。

さらに、外部のマイクロプログラム制御装置に
よつて条件付き分岐命令が実行されたときには、
実行後のマイクロプログラムアドレスのみを内部
記憶装置へ格納させることもできる。

また、外部のマイクロプログラム制御装置がチ
エツクポイントを通過したときには、チエツクポ
イントにおけるマイクロプログラムアドレスを内
部記憶装置へ格納させるための手段を具備するこ
とも可能である。

（実施例の説明）次に本発明について図面を参照して詳細に説明
する。

第１図は本発明によるマイクロプログラムトレ
ース装置の第１の実施例を示すブロツク図であ
る。第１図において、マイクロプログラムトレー
ス装置はアドレスレジスタ１と、内部記憶装置２
と、カウンタ４と、第１〜第３の遅延回路５，
７，１３と、第１〜第５のANDゲート８，９，
１０，１４，１５と、第１〜第３のORゲート
６，１１，１６と、第１のフリツプフロツプ１２
とから成立つ。

アドレスレジスタ１はマイクロプログラムアド
レス信号線１００を介し、外部のマイクロプログ
ラム制御装置から送出されたマイクロプログラム
アドレスを受信する。

内部記憶装置２はトレースされているマイクロ
プログラムアドレスを格納する。カウンタ４は内
部記憶装置２のトレース動作を制御する。第１〜
第３の遅延回路５，７，１３と、第１〜第５の
ANDゲート８，９，１０，１４，１５と、第１
〜第３のORゲート６，１１，１６とはカウンタ
４と一体化され、内部記憶装置２のトレース動作
を制御する。

第１のフリツプフロツプ１２は内部記憶装置に
おけるデータの書込みと読出しとを制御する。

次に本発明によるマイクロプログラムトレース
装置の第１の実施例の動作を第１図を参照して説
明する。最初に、本装置を起動するため起動信号
線１０１上には装置電源投入完了信号、または外
部からのトレース開始指示信号が与えられ、これ
によつてカウンタ４がリセツトされるとともに、
第１のフリツプフロツプ１２がセツトされてトレ
ース動作が開始される。

すなわち、マイクロプログラム制御装置からの
第１のクロツク信号線１０１上に現れたクロツク
に同期して、マイクロプログラムアドレス信号線
１００上に現れたマイクロプログラムアドレスを
レジスタ１にセツトする。このとき、第１のクロ
ツク信号線１０１上に現れたクロツクは第２の遅
延回路７を通して適度に遅延させ、第１のAND
ゲート８の入力端子へ加えられる。

いつぽう、第１のフリツプフロツプ１２の正極
出力信号線１１０上に現れた信号は第１のAND
ゲート８の他の入力端子へ加えられる。

これらの信号の論理積は第１のANDゲート８
で得られる。そこで、出力信号線１０９上に現れ
た信号が内部記憶装置２への書込み指示信号とな
つて、レジスタ１の出力信号線１０３上に現れた
信号が内部記憶装置２のアドレス０番地に書込ま
れる。さらに、第５のANDゲート１５、第１の
遅延回路５、ならびに第３のORゲート１６を通
過してクロツク信号線１０７上に現れた信号によ
つてカウンタ４がカウントアツプされ、カウンタ
４によつてアドレス１番地が指定される。

このようにして、順次マイクロプログラムアド
レスが内部記憶装置２に書込まれてゆく。

内部記憶装置２への書込みスペースがなくなる
と、カウンタ４のアドレス領域がオーバーフロー
して信号線１０５上にオーバーフローパルス信号
が出力される。信号線１０５上にパルスが現れる
と、第１のORゲート６の出力の状態が１となつ
てカウンタ４をリセツトする。このとき、第
3ANDゲート１０で第１のORゲート６の入力と
第１のフリツプフロツプ１２の正極出力とで論理
積をとる。第１のフリツプフロツプ１２がリセツ
トされると、信号線１０９上には書込みパルスが
出力されなくなり、内部記憶装置２への書込みが
抑止される。また、マイクロプログラム制御装置
へは、信号線１１３上にパルス信号が出力されて
クロツクの停止が指示される。第４のANDゲー
ト１４では、第２のクロツク信号線１１５上に現
れた信号と、第１のフリツプフロツプ１２の負極
出力とで論理積をとる。

そこで、第３の遅延回路１３と、第３のORゲ
ート１６とを経由して入力された信号によつてカ
ウンタ４がカウントアツプされる。外部の出力装
置、あるいは外部の記憶装置は第２のクロツク信
号線１１５上のクロツクに同期して動作し、出力
信号線１０４上の情報を取り込む。

この情報はプリンタ、あるいは表示装置、ある
いは他の記憶装置に出力される。

外部への出力が終了すると、カウンタ４のアド
レスがオーバーフローして信号線１０５上にオー
バーフローパルス信号が出力される。

信号線１０５上にオーバーフローパルス信号が出
力されると、カウンタ４がリセツトされ、この信
号線１０５上の信号と第１のフリツプフロツプ１
２の負極出力との論理積が第２のANDゲート９
で求められる。第２のANDゲート９の出力は第
２のORゲート１１を経由して第１のフリツプフ
ロツプ１２へ印加され、第１のフリツプフロツプ
１２をセツトする。、これとともに、信号線１１
２上へパルス信号が出力されて、マイクロプログ
ラム制御装置へクロツク再開指示信号を送出す
る。

以上のようにして連続的にマイクロプログラム
アドレスのトレース動作を行なうことができる。

次に、本発明によるマイクロプログラムトレー
ス装置の第２の実施例を第２図に示す。

第２の実施例においては、第１図と第２図を参
照して説明する。第２図におけるマイクロプログ
ラムトレース装置は、アドレスレジスタ１と、内
部記憶装置２と、第１および第２の一致回路１
７，１８と、第２のフリツプフロツプ１９と、第
６および第７のANDゲート２０，２１とから成
立つ。第２の実施例では、トレース開始アドレス
信号線１２０を介して外部から指示されたトレー
ス開始アドレス信号と、アドレスレジスタ１の出
力信号とが一致したときに信号線１２２上の出力
の状態が１となる。第１図における信号線１０２
上の信号の代りに、、信号線１２２上の出力信号
によつて第１のフリツプフロツプ１２がセツトさ
れるとともに、第２のフリツプフロツプ１９がリ
セツトされる。

以下、第２の実施例は第１の実施例と同様な動
作をする。すなわち、トレース停止アドレス信号
線１２１上へ外部からトレース停止信号が送出さ
れ、アドレスレジスタ１の出力がこの信号と一致
すると、信号線１２３上の信号の状態が１とな
る。そこで、この信号を第１図における信号線１
１３上の信号と論理和をとり、得られた論理和は
第１のフリツプフロツプ１２をリセツトするとと
もに第２のフリツプフロツプ１９をセツトするの
に使用される。

さらに、マイクロプログラム制御装置へ送出さ
れるクロツク停止信号線１１３上のクロツク停止
信号とクロツク再開信号線１１２上のクロツク再
開信号とは、それぞれ第６と第７のANDゲート
２０，２１で第２のフリツプフロツプ１９の負極
出力との論理積をとつて同期をとり、信号線１１
２０，１１３０を介して外部へ送出される。

次に、本発明によるマイクロプログラムトレー
ス装置の第３の実施例を第３図に示す。

第３の実施例においては、第１図と第３図を参
照して説明する。第３図におけるマイクロプログ
ラムトレース装置はアドレスレジスタ１と、バツ
フアレジスタ２２と、第３の一致回路２３と、第
８〜第10のANDゲート２４，２５，８８と、第
３のORゲート１６とから成立つ。

第３の実施例においては、同一アドレスが連続
して現れる場合に、内部記憶装置２への書込みを
抑止するとともにアドレス更新も抑止するもので
ある。すなわち、不一致信号線１２４上に現れる
信号の状態が１のときに、アドレスレジスタ１の
出力がバツフアレジスタ２２へセツトされる。不
一致信号線１２４上に現れる信号の状態が０とな
ると、第10のANDゲート８８の出力が状態０と
なる、このとき、アドレス更新信号線１１９上の
信号が第９のANDゲート２５で抑止され、信号
線１０７上に現れる出力の状態が０となつて、内
部記憶装置への書込み、およびカウンタ４のカウ
ントアツプが抑止される。

次に分岐命令を実行したことがシステムへ通知
された場合には、通知から１クロツク後に第１図
の第１のANDゲート８の出力、およびアドレス
更新信号線１１９上の信号を有効とするように接
続すればよい。また、チエツクポイントの通過が
指示されたならば、通知されたアドレスに対応す
るタイミング上で上記第１のANDゲート８、お
よびアドレス更新信号線１１９上の信号を有効と
するように接続すればよい。

（発明の効果の説明）本発明には以上説明したように、内部記憶装置
への書込みスペースがなくなつたときにマイクロ
プログラム制御装置に対するクロツクの停止を指
示し、内部記憶装置の内容が読出された後でクロ
ツクの再開を指示できるように構成することによ
つて、連続したアドレスのトレースの容易に行な
うことができると云う効果がある。

【図面の簡単な説明】

第１図は本発明によるマイクロプログラムトレ
ース装置の第１の実施例を示すブロツク図、第２
図は本発明によるマイクロプログラムトレース装
置の第２の実施例を部分的に示すブロツク図、第
３図は本発明によるマイクロプログラムトレース
装置の第３の実施例を部分的に示すブロツク図で
ある。１……アドレスレジスタ、２……内部記憶装
置、４……カウンタ、５，７，１３……遅延回
路、６，１１，１６……ORゲート、８，９，１
０，１４，１５，２０，２１，２４，２５，８８
……ANDゲート、１２、１９……フリツプフロ
ツプ、１７，１８，２３……一致回路、２２……
バツフアレジスタ。

Claims

【特許請求の範囲】１外部のマイクロプログラム制御装置からマイ
クロプログラムアドレスとクロツクとを受取るた
めのアドレスレジスタと、前記クロツクに同期し
て前記マイクロプログラムアドレスを格納するた
めの内部記憶装置と、前記内部記憶装置が最大容
量に至るまでマイクロプログラムアドレスを格納
したときに前記外部のマイクロプログラム制御装
置のクロツクを停止させるとともに外部の出力装
置、あるいは外部の記憶装置へ前記内部記憶装置
からデータを出力させるようにトレース停止信号
を発生させるための第１の制御手段と、前記内部
記憶装置からのデータ出力が終了したときに前記
外部のマイクロプログラム制御装置のクロツクを
再開させるとともに前記内部記憶装置への格納も
再開させるようにトレース開始信号を発生させる
ための第２の制御手段とを具備したことを特徴と
するマイクロプログラムトレース装置。２前記第１項記載のマイクロプログラムトレー
ス装置であつて、トレース開始アドレスを指示す
るための第１の指示手段を具備したことを特徴と
するマイクロプログラムトレース装置。３前記第１項記載のマイクロプログラムトレー
ス装置であつて、トレース終了アドレスを指示す
るための第２の指示手段を具備したことを特徴と
するマイクロプログラムトレース装置。４前記第１項記載のマイクロプログラムトレー
ス装置であつて、前記マイクロプログラムアドレ
スの値が連続して同一の値をとる場合に前記内部
記憶装置への書込みを抑止させるための第３の制
御手段を具備したことを特徴とするマイクロプロ
グラムトレース装置。５前記第１項または第４項記載のマイクロプロ
グラムトレース装置であつて、前記格納を抑止し
ている期間の連続したクロツク数のカウント値を
求めて出力させるための第４の制御手段を具備し
たことを特徴とするマイクロプログラムトレース
装置。６前記第１項記載のマイクロプログラムトレー
ス装置であつて、前記外部のマイクロプログラム
制御装置から条件付き分岐命令を実行した旨通知
されたときに、前記条件付き分岐命令を実行した
後の前記マイクロプログラムアドレスのみを前記
内部記憶装置へ格納させるための第５の制御手段
を具備したことを特徴とするマイクロプログラム
トレース装置。７前記第１項記載のマイクロプログラムトレー
ス装置であつて、前記外部のマイクロプログラム
制御装置からチエツクポイントを通過した旨通知
されたときに、前記チエツクポイントにおけるマ
イクロプログラムアドレスのみを内部記憶装置へ
格納させるための第６の制御手段を具備したこと
を特徴とするマイクロプログラムトレース装置。８前記第１項記載のマイクロプログラムトレー
ス装置であつて、前記外部のマイクロプログラム
制御装置からの前記トレース開始信号を受けてト
レースを開始させるための第７の制御手段を具備
したことを特徴とするマイクロプログラムトレー
ス装置。９前記第１項または第８項記載のマイクロプロ
グラムトレース装置であつて、前記外部のマイク
ロプログラム制御装置からの前記トレース停止信
号を受けてトレースを停止させるため第８の制御
手段を具備したことを特徴とするマイクロプログ
ラムトレース装置。