JPS5947264B2 - 試験パタ−ンのコピ−装置 - Google Patents

Description

【発明の詳細な説明】 この発明は半導体集積回路として構成された論理回路装
置やメモリ装置等を試験するための印加パターンと期待
パターンとをパターンメモリに書込むための試験パター
ンコピー装置に関する。

論理回路やメモリ等の半導体集積回路装置に対する試験
を行うにはこれに印加パターンを供給し、その出力パタ
ーンが期待パターンと一致しているか否かを調べる。そ
の試験に当つては予めその印加パターンと期待パターン
との組合せた試験パターンを用意しその試験パターンを
用いて試験を行うが、この試験パターンを用意するため
従来においては第１図に示すようにして作られていｚ即
ちパターンメモリ１１には印加パターン及び期待値パタ
ーンが記憶されるが、先ず予め用意されていた印加パタ
ーンをこのパターンメモリ１１に移しそのパターンメモ
リ１１を順次続出してホーマツト制御部１２に供給し、
ここで予め決められたレベルや波形等の変更を行い被試
験装置と同一であるが故障のない正しい被試験装置１３
に供給する。その被試験装置１３よりの出力はサンプリ
ング部１４でサンプリングされ、その出力はバッファメ
モリ１５を介してパターンメモリ１１内の先の印加パタ
ーンと同一番地に期待パターンとして書込まれる。被試
験装置１３の各端子ピンはそれぞれ入力ピンとなつたり
出力ピンとなつたりする事があり、その状態は印加パタ
ーンによつて異なる。従来においてはサンプリング部１
４において得られサンプリング部１４の各全ビット出力
はバッファメモリ１５を通じてパターンメモリ１１に書
込んでいた。従つてその書込まれた期待パターンに対応
する印加パターンは消されてしまう。このため各印加パ
ターンに対応した期待パターンを書込んだ後、再び予め
用意されていた印加パターンをパターンメモリ１１に順
次書込んで初めてパターンメモ１月１内に印加パターン
及びこれと対応する期待パターンよりなる試験パターン
を得てぃた。このようにして得られた印加パターン及び
期待パターンを持つパターンメモリ１１を読出して被試
験装置に対し、その印加パターンを与えその出力とその
時の期待パターンと比較して良品か否かの判定を行う。
以上述べたように従来の試験パターンコピー装置におい
てはサンプリング部の全ビットをバターンメモリ１１に
書込んでいるため印加パターンが破壊されてしまい期待
パターンを記憶した後、印加パターンを再びパターンメ
モリ１１に書込む必要があつた。

この発明の目的は期待パターンをその時の印加パターン
を消去することなくパターンメモリに書込むことができ
、従つて試験パターンを得る時間、即ちコピーに要する
時間が短い試験パターンコピー装置を提供する事にある
。

この発明によれば印加パターンに対応してその時の被試
験装置の各入出力ピンが入力ピンであるか出力ピンであ
るかを指定するデータを予め出力ピン指定メモリに記憶
しておき、又印加パターンを読出す時それと対応した出
力ピン指定データが記憶されたアドレスをアドレスメモ
リに記憶し、印加パターンを読出した時同時にそのアド
レスデータも読出しそのアドレスデータによつて出力ピ
ン指定メモリを読出す。

この出力ピン指定データによりマルチプレクサを制御し
てその時の入力ピンに対応したものについては印加パタ
ーン側のビツトを選択し、出力ピンに対応するビツトに
ついてはサンプリング部の出力を取出すように制御する
。これによりマルチプレクサから印加パターンとこれに
対応した期待パターンとが得られ、つまり試験パターン
が得られ、これがバツフアメモリを介してパターンメモ
リに記憶するようにされる。例えば第２図に第１図と対
応する部分には同一符号を付けて示すが、この発明にお
いてはパターンメモリ１１の印加パターンに対応してそ
の時の被試験装置１３の各ピンが入力ピンであるか出力
ピンであるかを指定する出力ピン指定データが出力ピン
指定メモリ１６に記憶される。つまりメモリ１６の１ワ
ードの各ビツトは被試験装置１３の各ピンと対応し、こ
れが例えばＯの場合は入力ピンを指定し、１の場合は出
力ピンを指定する等のように出力ピン指定データが各ワ
ード毎に記憶されている。又パターンメモリ１１から読
出した印加パターンと対応して出力ピン指定メモリ１６
内の何れの出力ピン指定データを読出すかを示すアドレ
スデータがアドレスメモリ１７に記憶される。

このアドレスメモリ１７はパターンメモリ１１の読出し
と同時に同一番地が読出され、この読出されたアドレス
データは出力ピン指定メモリ１６に対してアドレスとし
て与えられ、出力ピン指定データが読出されこれがマル
チプレクサ１８に制御信号として与えられる。マルチプ
レクサ１８にはパターンメモリ１１からの印加パターン
とサンプリング部１４からのサンプリング出力とが与え
られており、出力ピン指定データの各ビツトに対応して
それが入力ピンを指定している時は対応する印加パター
ンのビツトを出力し、出力ピンを指定している場合はサ
ンプリング出力の対応するビツトを出力する。

従つてマルチプレクサ１８の出力は印加パターン及びそ
の期待パターンが組合された試験パターンとなりこれが
バツフアメモリ１５に蓄えられ、これより対応するパタ
ーンメモリ１１の番地に記憶される。尚同一のピンで１
サイクル中に入出力を行う、いわゆる入出力ピンの場合
は出力のタイミングでのみ出力ピン指定データがｌとな
るように出力ピン指定メモリ１６から読出されたデータ
の出力も制御される。出力ピンとしてのみ作用しても全
てのサイクルで出力するのではなく特定のサイクルのみ
で出力する場合はそのサイクルのみ出力を指定するよう
に出力ピン指定データが作られている。以上述べたよう
にこの発明による試験パターンのコピー装置によればパ
ターンメモリ１１から印加パターンが被試験装置１３に
印加されると、その時の印加パターンと被試験装置の出
力とが各ビツト毎に出力ピン指定データによつて何れか
が選択されて試験パターンが一挙に得られ、これがパタ
ーンメモリ１１に記憶されるためすべての印加パターン
を良品の被試験装置１３に順次与え、それが終了すれば
自動的に印加パターン及び期待パターンを含む試験パタ
ーンが得られる。従つて期待パターンが得られた後再び
印加パターンを取込むような必要がなく、短時間でコピ
ーを行う事ができる。尚一般に印加パターンが異なつて
も出力ピン指定データは必ずしも異ならないため印加パ
ターンの深さ（番地数）に比べて出力ピン指定データの
深さは短かく出力ピン指定データメモリ１１の容量は比
較的小さなもので済む。

【図面の簡単な説明】

第１図は従来の試験パターンのコピー装置を示すプロツ
ク図、第２図はこの発明による試験パターンのコピー装
置の一例を示すプロツク図である。 １１：パターンメモリ、１２：ホーマツト制御部、１３
：被試験装置、１４：サンプリング部、１５：バツフア
メモリ、１６：出力ピン指定メモリ、ＩＴ：アドレスメ
モリ、１８：マルチプレクサ。

Claims (1)

【特許請求の範囲】
1. １ 印加パターン及び期待パターンを記憶するパターン
   メモリと、入力ピンであるか出力ピンであるかを指定す
   る出力ピン指定データを記憶する出力ピン指定メモリと
   、上記パターンメモリの各印加パターンに対応して上記
   出力ピン指定メモリの何れの出力ピン指定データを用い
   るかを示すアドレスデータを記憶するアドレスメモリと
   、上記パターンメモリからの印加パターンを被試験ＩＣ
   に供給するホーマツト制御部と、上記被試験ＩＣの出力
   をサンプリングするサンプリング部と、上記出力ピン指
   定メモリよりの出力ピン指定データによつて上記パター
   ンメモリからの印加パターン及び上記サンプリング部の
   出力の選択をするマルチプレクサと、そのマルチプレク
   サの出力を一時記憶して上記パターンメモリに書込むバ
   ッファメモリとを具備する試験パターンのコピー装置。