JPS594733B2 - キヨウツウバスセイギヨカイロ - Google Patents
キヨウツウバスセイギヨカイロInfo
- Publication number
- JPS594733B2 JPS594733B2 JP13532675A JP13532675A JPS594733B2 JP S594733 B2 JPS594733 B2 JP S594733B2 JP 13532675 A JP13532675 A JP 13532675A JP 13532675 A JP13532675 A JP 13532675A JP S594733 B2 JPS594733 B2 JP S594733B2
- Authority
- JP
- Japan
- Prior art keywords
- bus
- request
- cycle
- common
- common bus
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- Expired
Links
- 238000000034 method Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 3
- 238000004891 communication Methods 0.000 description 1
- 238000007562 laser obscuration time method Methods 0.000 description 1
Landscapes
- Multi Processors (AREA)
- Bus Control (AREA)
Description
【発明の詳細な説明】
この発明はプロセッサ或いは磁気テープ装置や磁気ディ
スク装置のような高速データ転送のディバイスなどの複
数の要求元が一本の共通バスを介して、共通に使用する
共通メモリ等の共有リソースを持つ場合、各要求元から
の共通リソースヘのアクセス要求の衝突を調整し、バス
サイクルの使用権、つまり共通リソースの使用権を決定
する制御回路に関するものである。
スク装置のような高速データ転送のディバイスなどの複
数の要求元が一本の共通バスを介して、共通に使用する
共通メモリ等の共有リソースを持つ場合、各要求元から
の共通リソースヘのアクセス要求の衝突を調整し、バス
サイクルの使用権、つまり共通リソースの使用権を決定
する制御回路に関するものである。
従来は１個のプロセッサと１個の高速データ転送ディバ
イスとが共通バスを利用して共通メモリを利用するもの
であつたが、共通メモリヘのアクセスはバスの使用権を
要求する毎に１バスサイクル（これはメモリサイクルに
等しい）ずつ割当てられるか、あるいは磁気ディスク装
置等からのメモリアクセスのようにダイレクトメモリア
クセス機構（以下ＤＭＡと称す）の如くある時間メモリ
サイクルの使用権を大部分あるいは全部占有してしまう
ようなバス制御方式がしばしば採られていた。
イスとが共通バスを利用して共通メモリを利用するもの
であつたが、共通メモリヘのアクセスはバスの使用権を
要求する毎に１バスサイクル（これはメモリサイクルに
等しい）ずつ割当てられるか、あるいは磁気ディスク装
置等からのメモリアクセスのようにダイレクトメモリア
クセス機構（以下ＤＭＡと称す）の如くある時間メモリ
サイクルの使用権を大部分あるいは全部占有してしまう
ようなバス制御方式がしばしば採られていた。
その前者の方式の場合にはバス使用権要求、および使用
権の決定、そして使用許可等のための時間を各バスサイ
クルごとに必要とし、バスのサイクルタイム、すなわち
実効的な共通メモリのサイクルタイムが遅くなつてしま
い、メモリの使用効率の低下を招くという欠点があつた
。上記後者のバスサイクルをある時間占有してしまう方
式の場合は、メモリアクセスの頻度はそれ程多くはない
が、通信回線を制御する制御部のようにある単位時間内
に一定回数はメモリアクセスを保証する必要がある他の
バスサイクル要求元が存在する場合、この方式は不適当
なものとなつてしまう欠点があつた。この発明はバス占
有の要求が受付けられてその要求元から出される共通バ
スの動作を規定するバス制御コマンドの中にバス占有ビ
ットを設けることによつて、メモリの使用効率を高かめ
、更に必要に応じてバスサイクル占有カウンタを設け、
ある単位時間内に他の要求元に対してある一定の割合い
でバス使用権を保証することを可能とするバ・ス制御回
路を提供するものである。
権の決定、そして使用許可等のための時間を各バスサイ
クルごとに必要とし、バスのサイクルタイム、すなわち
実効的な共通メモリのサイクルタイムが遅くなつてしま
い、メモリの使用効率の低下を招くという欠点があつた
。上記後者のバスサイクルをある時間占有してしまう方
式の場合は、メモリアクセスの頻度はそれ程多くはない
が、通信回線を制御する制御部のようにある単位時間内
に一定回数はメモリアクセスを保証する必要がある他の
バスサイクル要求元が存在する場合、この方式は不適当
なものとなつてしまう欠点があつた。この発明はバス占
有の要求が受付けられてその要求元から出される共通バ
スの動作を規定するバス制御コマンドの中にバス占有ビ
ットを設けることによつて、メモリの使用効率を高かめ
、更に必要に応じてバスサイクル占有カウンタを設け、
ある単位時間内に他の要求元に対してある一定の割合い
でバス使用権を保証することを可能とするバ・ス制御回
路を提供するものである。
またこの発明ではバス占有ビツトを使用することにより
ある一定のバスサイクル占有期間は、他の要求元からの
共通メモリへのアクセスは不可能とすることができ、よ
つて共通メモリのある領域の状態が他の要求元から変更
されては処理に支障ある場合に、上記バス占有ビツトを
使つて他の要求元からのアクセスをある一定期間禁止す
ることを可能とし、上記支障なく処理を行なうことがで
きる。この発明によればバスの使用権を要求する複数の
要求信号の競合を調整するバス制御回路において、要求
が受けつけられた要求元がバスの使用を開始する時、出
力するバスコマンドの中に次のバスサイクルの占有を要
求するか否かを示すバスサイクル占有ビツトを設け、こ
のビツトからバスサイクルの占有を要求していることを
検出すると、その要求元に対してバスサイクルの使用権
を連続して与える手段が設けられる。
ある一定のバスサイクル占有期間は、他の要求元からの
共通メモリへのアクセスは不可能とすることができ、よ
つて共通メモリのある領域の状態が他の要求元から変更
されては処理に支障ある場合に、上記バス占有ビツトを
使つて他の要求元からのアクセスをある一定期間禁止す
ることを可能とし、上記支障なく処理を行なうことがで
きる。この発明によればバスの使用権を要求する複数の
要求信号の競合を調整するバス制御回路において、要求
が受けつけられた要求元がバスの使用を開始する時、出
力するバスコマンドの中に次のバスサイクルの占有を要
求するか否かを示すバスサイクル占有ビツトを設け、こ
のビツトからバスサイクルの占有を要求していることを
検出すると、その要求元に対してバスサイクルの使用権
を連続して与える手段が設けられる。
よつて１バスサイクルごとに何れの要求元に対して使用
権を与えるかを決定する必要がなく、バスサイクルの使
用効率を高めるものである。またバス制御回路にバスサ
イクル占有カウンタを設け、バスサイクルの連続使用回
数を計数し、これがある一定回数を越えると、バスサイ
クル占有ビツトが占有を要求していても、その要求のあ
るすべてに対して、例えば優先度に応じ、或いは先着順
に応じて新たな要求元を受付け、よつて他の要求元に対
しても単位時間内にある一定回数の割合いでバスを使用
できることを保証する。次に本発明による共通バス制御
回路の実施例について図面を参照して説明する。
権を与えるかを決定する必要がなく、バスサイクルの使
用効率を高めるものである。またバス制御回路にバスサ
イクル占有カウンタを設け、バスサイクルの連続使用回
数を計数し、これがある一定回数を越えると、バスサイ
クル占有ビツトが占有を要求していても、その要求のあ
るすべてに対して、例えば優先度に応じ、或いは先着順
に応じて新たな要求元を受付け、よつて他の要求元に対
しても単位時間内にある一定回数の割合いでバスを使用
できることを保証する。次に本発明による共通バス制御
回路の実施例について図面を参照して説明する。
第１図においてプロセツサ群（Ｐｌ，Ｐ２，Ｐ３）１と
、磁気デイスク装置等の高速データ転送デイバイス３を
バスに接続するＤＭＡアダプタ（Ｐ４）２とは共通バス
４に接続され、このバス４にはメモリ制御部６を介して
共通メモリ７が接続される。プロセツサ群１、デイバイ
ス３の各要求元に対し、共通バス４の使用権決定等の制
御はバス制御部５にて行なわれる。プロセツサ群Ｐｌ，
Ｐ２，Ｐ３及びＤＭＡアダプタＰ４から出力された各バ
スサイクル要求信号Ｒｌ，Ｒ２，Ｒ３，Ｒ４はバス制御
回路５に入力される。その要求に対する要求許町はバス
制御回路５から要求受けつけ信号Ａｌ，Ａ２，Ａ３，Ａ
４によつて各要求元に知らされる。バス制御回路５は例
えば第２図に示すように構成される。即ちバス使用要求
信号Ｒｌ，Ｒ２，Ｒ３，Ｒ４はバス使用権決定回路１１
に入力される。この実施例ではバス使用権決定回路１１
は優先制御回路とされた場合でＲ１が最も優先度が低く
、Ｒ２，Ｒ３，Ｒ４の順で優先度が高くなる。優先制御
回路１１の出力はレジスタ１２にセツトされる。このセ
ツト制御は１個以上のバスサイクル要求があり、後述す
るバスコマンドレジスタの第０ビツト、すなわちバスサ
イクル占有ビツトが１０゛の時、発生するバスの制御ク
ロツクがセツト信号１３としてレジスタ２に与えられる
ことにより行なわれる。要求信号Ｒｌ，Ｒ２，Ｒ３，Ｒ
４は０Ｒ回路１４を通じてＡＮＤ回路１５に供給され、
この回路１５には端子１６からバス制御クロツク、及び
コマンドレジスタ１７の第０ビツトの否定出力も入力さ
れる。レジスタ１２の出力はバス使用権が与えられる要
求元のプロセツサあるいはＤＭＡアダプタに対するバス
使用許可信号Ａｌ，Ａ２，Ａ３，Ａ４として出力される
。信号Ａｌ，Ａ２，Ａ３，Ａ４は同時にはいずれか一個
のみ６１゛になるものである。バス使用許可信号Ａｎ（
ｎは１，２，３，４の何れ力りを受信したプロセツサあ
るいはＤＭＡアダプタは共通バスに対してメモリアドレ
ス、および書込みの場合には書込みデータ、更にバスコ
マンドを出力する。
、磁気デイスク装置等の高速データ転送デイバイス３を
バスに接続するＤＭＡアダプタ（Ｐ４）２とは共通バス
４に接続され、このバス４にはメモリ制御部６を介して
共通メモリ７が接続される。プロセツサ群１、デイバイ
ス３の各要求元に対し、共通バス４の使用権決定等の制
御はバス制御部５にて行なわれる。プロセツサ群Ｐｌ，
Ｐ２，Ｐ３及びＤＭＡアダプタＰ４から出力された各バ
スサイクル要求信号Ｒｌ，Ｒ２，Ｒ３，Ｒ４はバス制御
回路５に入力される。その要求に対する要求許町はバス
制御回路５から要求受けつけ信号Ａｌ，Ａ２，Ａ３，Ａ
４によつて各要求元に知らされる。バス制御回路５は例
えば第２図に示すように構成される。即ちバス使用要求
信号Ｒｌ，Ｒ２，Ｒ３，Ｒ４はバス使用権決定回路１１
に入力される。この実施例ではバス使用権決定回路１１
は優先制御回路とされた場合でＲ１が最も優先度が低く
、Ｒ２，Ｒ３，Ｒ４の順で優先度が高くなる。優先制御
回路１１の出力はレジスタ１２にセツトされる。このセ
ツト制御は１個以上のバスサイクル要求があり、後述す
るバスコマンドレジスタの第０ビツト、すなわちバスサ
イクル占有ビツトが１０゛の時、発生するバスの制御ク
ロツクがセツト信号１３としてレジスタ２に与えられる
ことにより行なわれる。要求信号Ｒｌ，Ｒ２，Ｒ３，Ｒ
４は０Ｒ回路１４を通じてＡＮＤ回路１５に供給され、
この回路１５には端子１６からバス制御クロツク、及び
コマンドレジスタ１７の第０ビツトの否定出力も入力さ
れる。レジスタ１２の出力はバス使用権が与えられる要
求元のプロセツサあるいはＤＭＡアダプタに対するバス
使用許可信号Ａｌ，Ａ２，Ａ３，Ａ４として出力される
。信号Ａｌ，Ａ２，Ａ３，Ａ４は同時にはいずれか一個
のみ６１゛になるものである。バス使用許可信号Ａｎ（
ｎは１，２，３，４の何れ力りを受信したプロセツサあ
るいはＤＭＡアダプタは共通バスに対してメモリアドレ
ス、および書込みの場合には書込みデータ、更にバスコ
マンドを出力する。
バスコマンドは共通メモリの動作および共通バスの動作
を示すものでコマンドレジスタ１７にセツトされる。こ
のバスコマンドは例えば第３図に示すように４ビツトよ
りなり、その第０ビツトは次のバスサイクルを占有する
かしないかを示し、第１〜第３ビツトの状態により、第
３図に示すような内容の指令をメモリ制御に対して行な
う。従つてこの第１〜第３ビツトはそのままメモリ制御
部６（第１図）に送られる。バスコマンドレジスタ１７
の第０ビツトが１Ｆ”の時は、次のバスサイクルを連続
して要求することを示し、゛Ｏ”の時は次のバスサイク
ルの要求はないことを示す。
を示すものでコマンドレジスタ１７にセツトされる。こ
のバスコマンドは例えば第３図に示すように４ビツトよ
りなり、その第０ビツトは次のバスサイクルを占有する
かしないかを示し、第１〜第３ビツトの状態により、第
３図に示すような内容の指令をメモリ制御に対して行な
う。従つてこの第１〜第３ビツトはそのままメモリ制御
部６（第１図）に送られる。バスコマンドレジスタ１７
の第０ビツトが１Ｆ”の時は、次のバスサイクルを連続
して要求することを示し、゛Ｏ”の時は次のバスサイク
ルの要求はないことを示す。
このバスコマンドレジスタ１７の第０ビツトの出力はゲ
ート１８へ供給され、これには端子１９からサイクル開
始タイミングも与えられる。よつて上記第０ビツトが″
１゛の時にはメモリアクセス開始タイミングで端子１９
からのタイミングがバスサイクル占有カウンタ２０に計
数される。カウンタ２０の出力はデコーダ２１，２２に
入力され、カウント値をそれぞれデコードし、デコーダ
２１は２をデコードした時のみ出力が生じ、デコーダ２
２は４をデコードした時のみ出力が生じる。使用許可信
号Ａｌ，Ａ２が回路２３で論理和がとられ、その出力と
デコーダ２１の出力とがＭΦ回路２４へ供給される。
ート１８へ供給され、これには端子１９からサイクル開
始タイミングも与えられる。よつて上記第０ビツトが″
１゛の時にはメモリアクセス開始タイミングで端子１９
からのタイミングがバスサイクル占有カウンタ２０に計
数される。カウンタ２０の出力はデコーダ２１，２２に
入力され、カウント値をそれぞれデコードし、デコーダ
２１は２をデコードした時のみ出力が生じ、デコーダ２
２は４をデコードした時のみ出力が生じる。使用許可信
号Ａｌ，Ａ２が回路２３で論理和がとられ、その出力と
デコーダ２１の出力とがＭΦ回路２４へ供給される。
使用許可信号Ａ３，Ａ４が回路２５で論理和がとられ、
その出力とデコーダ２２の出力とがＡＮＤ回路２６でと
られ、更にＡＮＤ回路２４，２６の出力は０Ｒ回路２８
に供給される。つまりこの実施例ではバス使用権要求Ｒ
ｌ，Ｒ２に対しては連続して占有できる最大バスサイク
ル占有回数を２回、要求Ｒ３，Ｒ４に対しては最大バス
廿イクル占有回数を４回に設定したことになる。バス使
用許可信号Ａｌ，Ａ２あるいはＡ３，Ａ４の各々に対し
て対応した最大バスサイクル占有回数だけバスサイクル
の使用の許可が連続して出力された時、０Ｒ回路２８の
出力は６１゛になり、これによりゲート２９が開き、端
子３０からのバスサイクル終了タイミングがゲート２９
を通過してカウンタ２０が１０″にりセツトされると共
にコマンドレジスタ１７もりセツトされる。よつてＡＮ
Ｄ回路１５をバス制御クロツクが通過して優先制御回路
１１の出力がレジスタ１２にセツトされ、即ち改めてバ
ス使用権の付与の決定が行なわれ、バス使用許可信号が
要求元へ出力される。第４図には第２図の各信号線及び
バスサイクル占有カウンタの動作を示すタイムチヤート
を示す。
その出力とデコーダ２２の出力とがＡＮＤ回路２６でと
られ、更にＡＮＤ回路２４，２６の出力は０Ｒ回路２８
に供給される。つまりこの実施例ではバス使用権要求Ｒ
ｌ，Ｒ２に対しては連続して占有できる最大バスサイク
ル占有回数を２回、要求Ｒ３，Ｒ４に対しては最大バス
廿イクル占有回数を４回に設定したことになる。バス使
用許可信号Ａｌ，Ａ２あるいはＡ３，Ａ４の各々に対し
て対応した最大バスサイクル占有回数だけバスサイクル
の使用の許可が連続して出力された時、０Ｒ回路２８の
出力は６１゛になり、これによりゲート２９が開き、端
子３０からのバスサイクル終了タイミングがゲート２９
を通過してカウンタ２０が１０″にりセツトされると共
にコマンドレジスタ１７もりセツトされる。よつてＡＮ
Ｄ回路１５をバス制御クロツクが通過して優先制御回路
１１の出力がレジスタ１２にセツトされ、即ち改めてバ
ス使用権の付与の決定が行なわれ、バス使用許可信号が
要求元へ出力される。第４図には第２図の各信号線及び
バスサイクル占有カウンタの動作を示すタイムチヤート
を示す。
バス使用権要求信号Ｒｍに対するバス使用許可信号Ａｍ
が゛１゛になると要求元Ｐｍからのバスに対するアクセ
スが開始され、バスコマンド第０ビツトが１「゛である
のでメモリ廿イクル開始タイミングでバスサイクル占有
カウンタ２０が更新されて１になる。要求元Ｐｍに与え
られている最大バスサイクル占有回数が６２゛である場
合はバスサイクル占有カウンタ″２″すなわちバスサイ
クルを２回使用した時、その時のメモリサイクル終了タ
イミングでバス使用許可Ａｍｌバスコマンドレジスタ及
びバスサイ．クル占有カウンタをＩナセツトする。−そ
して要求信号Ｒｍ以外の要求信号のうち最も優先度の高
い要求信号Ｒｎを受けつける。この使用許可信号Ａｎに
より生じるバスコマンドの第０ビツトば０゛で次のバス
サイクル占有を要求しないため、カウンタ２０は０のま
＼である。第５図にはプロセツサあるいはＤＭＡアダプ
タ等のバスサイクル要求元Ｐｌ，Ｐ２，Ｐ３，Ｐ４のバ
スサイクル使用権推移のタイムチヤートを示す。バスサ
イクル要求元Ｐ４からはバスアクセス要求が連続して出
力されているため要求元Ｐ４に対してはその最大バス占
有回数４回だけ連続してバスサイクルが割りあてられ、
４サイクルおきに、バスサイクルの使用権が他のバスサ
イクル要求元Ｐｌ，Ｐ３あるいはＰ２に移つていく場合
である。第５図に示すようにバスサイクルをある程度連
続して使用することにより、バス使用権の移行に要する
時間Ｔ（これはバスサイクルと等しい）の総数をできる
限り小さくしてメモリの使用効率を極力高めると共にあ
る要求元の連続使用中も、ほかのより優先度の低い要求
元に対してもある一定の割合でバスの使用権が与えられ
るように、バスの使用権が制御される。またバスコマン
ドに次のバスサイクルを占有するか否かを示すビツトを
設けることにより、例えばプロセツサが、その処理の状
態に応じて共通バスを連続して使用することができ、上
述したように複数のプロセツサにて共通メモリの或る領
域を共通に利用する場合に、他のプロセツサに必要なデ
ータを消されるようなことを阻止できる。
が゛１゛になると要求元Ｐｍからのバスに対するアクセ
スが開始され、バスコマンド第０ビツトが１「゛である
のでメモリ廿イクル開始タイミングでバスサイクル占有
カウンタ２０が更新されて１になる。要求元Ｐｍに与え
られている最大バスサイクル占有回数が６２゛である場
合はバスサイクル占有カウンタ″２″すなわちバスサイ
クルを２回使用した時、その時のメモリサイクル終了タ
イミングでバス使用許可Ａｍｌバスコマンドレジスタ及
びバスサイ．クル占有カウンタをＩナセツトする。−そ
して要求信号Ｒｍ以外の要求信号のうち最も優先度の高
い要求信号Ｒｎを受けつける。この使用許可信号Ａｎに
より生じるバスコマンドの第０ビツトば０゛で次のバス
サイクル占有を要求しないため、カウンタ２０は０のま
＼である。第５図にはプロセツサあるいはＤＭＡアダプ
タ等のバスサイクル要求元Ｐｌ，Ｐ２，Ｐ３，Ｐ４のバ
スサイクル使用権推移のタイムチヤートを示す。バスサ
イクル要求元Ｐ４からはバスアクセス要求が連続して出
力されているため要求元Ｐ４に対してはその最大バス占
有回数４回だけ連続してバスサイクルが割りあてられ、
４サイクルおきに、バスサイクルの使用権が他のバスサ
イクル要求元Ｐｌ，Ｐ３あるいはＰ２に移つていく場合
である。第５図に示すようにバスサイクルをある程度連
続して使用することにより、バス使用権の移行に要する
時間Ｔ（これはバスサイクルと等しい）の総数をできる
限り小さくしてメモリの使用効率を極力高めると共にあ
る要求元の連続使用中も、ほかのより優先度の低い要求
元に対してもある一定の割合でバスの使用権が与えられ
るように、バスの使用権が制御される。またバスコマン
ドに次のバスサイクルを占有するか否かを示すビツトを
設けることにより、例えばプロセツサが、その処理の状
態に応じて共通バスを連続して使用することができ、上
述したように複数のプロセツサにて共通メモリの或る領
域を共通に利用する場合に、他のプロセツサに必要なデ
ータを消されるようなことを阻止できる。
従来は１個のプロセツサと１個の例えば磁気デイスク装
置とが共通バスに接続され、プロセツサは１バスサイク
ルずつ使用し、磁気デイスク装置は連続的に使用するな
ど装置に予め決められていたが、この発明ではその処理
状態により、つまりその時の要求に応じて必要な回数だ
け連続使用が可能になる。しかし上述したようにバスサ
イクル占有カウンタを設けることにより、連続使用回数
を制限することができる。上記実施例では複数の要求信
号のバス使用権決定回路１１として優先制御回路を使用
したが、他の制御回路、例えば到着順受けつけ回路とし
てもよい。
置とが共通バスに接続され、プロセツサは１バスサイク
ルずつ使用し、磁気デイスク装置は連続的に使用するな
ど装置に予め決められていたが、この発明ではその処理
状態により、つまりその時の要求に応じて必要な回数だ
け連続使用が可能になる。しかし上述したようにバスサ
イクル占有カウンタを設けることにより、連続使用回数
を制限することができる。上記実施例では複数の要求信
号のバス使用権決定回路１１として優先制御回路を使用
したが、他の制御回路、例えば到着順受けつけ回路とし
てもよい。
第１図は本発明が適用されたマルチプロセツサ装置を示
すプロツク図、第２図はこの発明による共通バス制御回
路の一例を示すプロツク図、第３図はバスコマンドのビ
ツト構成を示す図、第４図はバス制御回路の動昨例を示
すタイムチヤート、第５図はバスサイクル使用例を示す
タイムチヤートである。 １，２：要求元、４：共通バス、７：共通メモリ、５：
共通バス制御回路、１１：バス使用権決定回路、１２：
レジスタ、１５：ＡＮＤ回路、１７：バスコマンドレジ
スタ。
すプロツク図、第２図はこの発明による共通バス制御回
路の一例を示すプロツク図、第３図はバスコマンドのビ
ツト構成を示す図、第４図はバス制御回路の動昨例を示
すタイムチヤート、第５図はバスサイクル使用例を示す
タイムチヤートである。 １，２：要求元、４：共通バス、７：共通メモリ、５：
共通バス制御回路、１１：バス使用権決定回路、１２：
レジスタ、１５：ＡＮＤ回路、１７：バスコマンドレジ
スタ。
Claims (1)
- １ 複数の要求元が共通バスを通じて共通メモリに接続
されており前記共通バスをバスサイクルに合わせて時分
割で使用するマルチプロセッサシステムに接続され、前
記共通バスの使用要求信号を送出した前記複数の要求元
の何れか一つに前記共通バスの使用権を与える共通バス
制御回路において、前記共通バスの使用権が与えられた
要求元が送出するバスコマンドに付加されたバスサイク
ル占有ビットが次のバスサイクルの占有要求を示すとき
に前記バスコマンドを送出した要求元の次のバスサイク
ルにおいても連続して前記共通バスの使用権を与える手
段を有し、前記共通バスの使用権の連続付与回数が予め
定められた数になつたとき前記複数の要求元からの前記
共通バスの使用要求信号を受付けるように構成したこと
を特徴とする共通バス制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13532675A JPS594733B2 (ja) | 1975-11-10 | 1975-11-10 | キヨウツウバスセイギヨカイロ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13532675A JPS594733B2 (ja) | 1975-11-10 | 1975-11-10 | キヨウツウバスセイギヨカイロ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5258432A JPS5258432A (en) | 1977-05-13 |
| JPS594733B2 true JPS594733B2 (ja) | 1984-01-31 |
Family
ID=15149135
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13532675A Expired JPS594733B2 (ja) | 1975-11-10 | 1975-11-10 | キヨウツウバスセイギヨカイロ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS594733B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4558429A (en) * | 1981-12-17 | 1985-12-10 | Honeywell Information Systems Inc. | Pause apparatus for a memory controller with interleaved queuing apparatus |
| US4764865A (en) * | 1982-06-21 | 1988-08-16 | International Business Machines Corp. | Circuit for allocating memory cycles to two processors that share memory |
| AU564271B2 (en) * | 1983-09-22 | 1987-08-06 | Digital Equipment Corporation | Retry mechanism for releasing control of a communications path in a digital computer system |
| JPS6095666A (ja) * | 1983-10-28 | 1985-05-29 | Fujitsu Ltd | インタフエ−ス制御方法 |
| JPS60112857U (ja) * | 1983-12-29 | 1985-07-31 | 新明和工業株式会社 | マイクロプロセツサ間のデ−タ転送回路 |
| JPS60151769A (ja) * | 1984-01-19 | 1985-08-09 | Fujitsu Ltd | バス制御方式 |
| JPS621054A (ja) * | 1985-06-13 | 1987-01-07 | Fujitsu Ltd | バス制御装置 |
| US4719569A (en) * | 1985-10-11 | 1988-01-12 | Sun Microsystems, Inc. | Arbitrator for allocating access to data processing resources |
-
1975
- 1975-11-10 JP JP13532675A patent/JPS594733B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5258432A (en) | 1977-05-13 |
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