JPS5947497B2 - アナログ・デジタル変換器 - Google Patents

Description

【発明の詳細な説明】 本発明はアナログ・デジタル変換器、特に並列型高速ア
ナログ・デジタル変換器に関する。

米国特許第３５３９８３１号に開示されている如く、２
Ｎ−１個の比較器を有し、Ｎビットのデジタル信号を発
生する並列型アナログ・デジタル変換器は当業者に周知
である。

代表的には、アナログ入力信号を直線的に分圧された基
準電圧と比較し、比較器の出力を便利なデジタル形式に
コード化する。

従来の符号化回路は複雑な論理回路網を用いているので
、付加的な遅延時間が生じ、変換速度を遅くすると共に
、多くの部品が必要なため、斯る変換器は高価であり、
消費電力が大きかった。

平衡した差動入力電圧に関する回路ヒステリシスを除去
することによって、変換速度を速くすることと、入力分
解能を高めることの２つの問題を轟該技術分野の研究者
によって指摘された。

ストロ−ブト（５ｔｒｏｂｅｄ）比較器を用いることに
よって、８ナノ秒以下の変換時間が達成できた。

ストロ−ブト比較器の一例は、ディー・アール・ブリユ
ーアーにより１９７２年インターナショナル・ソリッド
・ステート・サーキット・コンファレンス・ダイジェス
トの技術論文の１４６及び１４７頁に記載されている。

いくつかの比較器の固有な特性である回路ヒステリシス
は平衡した差動入力に対する不感帯域を生じ分解能を制
限することとなる。

斯るヒステリシスを完全に除去する技術的傾向にあるが
、低レベルの発振及び雑音により生ずる誤差を最小にし
、しかも良好な分解能を有する為には所定の小さなヒス
テリシスが存在するのが望ましい。

本発明によれば、高速アナログ・デジタル変換器は複数
の並列接続された比較器を含んでおり、斯る比較器には
予め選択された異なる別々のアナログ・レベルが加えら
れている。

各比較器は非直線伝達特性を有し、即ちその差動入力電
圧が零付近の場合、利得は比較的太きく、また差動入力
電圧が増加した場合、利得は比較的小さくなる。

伝達特性に所定量のヒステリシスを生じさせることによ
って、零ボルト差動入力点に於て所定の「不感帯域」が
発生する。

よって低レベル発振及び雑音に対する比較器の応答は減
小し、良好な利得及び分解能特性が維持される。

比較器の出力は例えば２進またはグレー・コード用の符
号化回路に接続され、斯る符号化回路はアンド・ゲート
及び上述のアナログ・レベルの各各に関連したエミッタ
・フォロワーより成る。

アンド・ゲート及びエミッタ・フォロワ一段は、いかな
る時にも複数の内のただ１個のみが付勢されるように接
続される。

エミッタ・フォロワ一段は、符号・ビット数と同じ数の
エミッタを有し、斯るエミッタは適当な並列出力線に接
続されているので、特定のエミッタ・フォロワ一段が付
勢されたとき、関連する特定のアナログ・レベルを表わ
す符号情報が発生する。

従って本発明の目的の一つは、改良された高速アナログ
・デジタル変換器を提供することである。

本発明の他の目的は、零差動入力電圧に対し所定のヒス
テリシスを有する伝達特性の比較回路を用いたアナログ
・デジタル変換器を提供することである。

本発明の他の目的は、低消費電力の並列型アナログ・デ
ジタル変換器を提供することである。

本発明の他の目的及び特徴は図面を参照した以下の詳細
な説明より当業者には明らかであろう。

第１Ａ図は、非直線利得特性を有する比較回路の回路図
である。

第１の一対のエミッタ結合トランジスタ１及び２は、ト
ランジスタ１０ベースに加えた信号源４からの入力信号
をトランジスタ２のベースに加えた接地基準レベルと比
較する。

トランジスタ１及び２のエミッタに接続された電流源５
は、入力信号の極性に応じて、トランジスタ１または２
に電流ＩＴを流す。

トランジスタ７及び８は第２のエミッタ結合対を形成し
、共通エミッタは動作電流ＩＸを発生する電流源１０に
接続される。

トランジスタ７及び８は再生帰還を施す如くトランジス
タ１及び２のコレクタ回路に接続される。

トランジスタ７及び８のコレクタは交叉結合し、且つレ
ベル・シフト用電池１２及び１３によりトランジスタ７
及び８の夫々のベースから分離される。

斯る電池１２及び１３は普通のダイオードまたはツェナ
ー・ダイオードが好適である。

互いに等しい抵抵値Ｒｃの抵抗器１５及び１６は回路の
コレクタ負荷となり、一方、出力は端子１８及び１９間
に得られる。

例えば、トランジスタ１０ベースに正信号が加わると、
トランジスタ８のベース電圧は上昇するので、これら２
個のトランジスタ１及び８は導通し、トランジスタ２及
び７は非導通となることが理解できよう。

よって、接続点２１において、トランジスタ１を流れる
電流ＩＴにトランジスタ８を流れる電流ＩＸが加わる。

一方、トランジスタ１のベースに負極性信号が加わると
、トランジスタ２及び７は導通し、トランジスタ１及び
８は非導通となる。

上述の回路がストロ−ブト比較器として動作するとき、
電流ＩＴは一対の第１及び第２トランジスタ対間で切換
えられ、トランジスタ７及び８はラッチとして動作する
。

この場合、電流ＩＸはストローブされたときのトランジ
スタ７または８の一方の導通動作を高速化するためトラ
ンジスタ７及び８を導通閾値レベルに予めバイアスする
のに役たつ。

予めバイアスを行なう電流ＩＸはトランジスタ７及び８
のベースにおける見かけ上のインピーダンスを負とし、
その結果トランジスタ１及び２のベースにおける差動入
力電圧が零付近のときはいつまでもトランジスタ１及び
２の利得を増加する効果を有する。

この負のインピーダンス効果を第１Ｂ及び１Ｃ図に示す
如く、伝達曲線におけるヒステリシスを起こすのに充分
な程大きくすることができる。

ストロ−ブト比較器の電圧利得ＡＶは次式に表わされる
。

尚、ＶＴは周知の温度に等価な電圧であり、ボルツマン
定数にケルビン温度を掛け、電子の電荷で割った値で定
義され、室温においては約２６ミリボルトである。

伝達曲線においてヒステリシスの存在する状態はＩＸＲ
ｃ〉２ｖＴである。

第１Ｂ図の伝達曲線は横座標及び縦座標の零交点におけ
るヒステリシス・ループを示し、比較器に影響を及ぼす
ヒステリシスの量は、不感帯域中の範囲、即ち土Ｖ′□
、に等しい。

第１Ｂ図の各ＶＩｉ点に関連するのはｖｏ′の値であり
、これは比較器出力電圧の代表値である。

ｖｏ′の値は次式で表わされる。

ＶＩＮ＜ＴＶＴにおいて、ヒステリシスは次式で近似さ
れる。

第１Ｂ図の伝達曲線はＩＸ＝５００μＡ、 ＩＴ＝２．
０ｍＡ、ＲＯ＝２００Ωである特定の比較器について示
している。

ヒステリシスの量は計算より±ＶＩＮ’＝±３．２ｍＶ
となる。

第１Ｃ図の伝達曲線はヒステリシスを有さない。

この曲線は差動入力電圧点付近で利得が増加することを
示している。

ヒステリシスを有する伝達曲線に比して、ヒステリシス
を有しない第１Ｃ図の曲線の状態はＩＸＲＯ＜２ＶＴで
ある。

伝達曲線のきで決まる電圧利得ＡＶは次式で表わされる
。

第１Ｃ図の曲線はｌ０＝２５０ ｐＡ、 ＩＴ＝２．０
ｍＡ。

Ｒｃ＝２００Ωである比較器の場合である。

ＶＩＮ＝０の場合のトランジスタ７及び８の電圧利得は
計算より２６となる。

上述の２つの例の伝達曲線はＩＸ、 ＩＴ及びＲｃの値
を選択することにより調整できる。

そたで平衡差動入力状態付近で所望の不感帯域中を設け
るように任意のヒステリシス量を有する比較器が設計で
き、低レベル信号、発振及び雑音に対し比較器の応答を
最小にできることが理解されよう。

Ｎビット・アナログ・デジタル変換器用の符号化回路が
第２図に示されている。

信号源２５からのアナログ信号は２Ｎ個の比較器２７乃
至３３に同時に加えられ、２つの基準電圧源間に直列接
続された抵抗器３６乃至４２を含む線形分圧器から得た
各々の電圧レベルと比較される。

比較器はトランジスタ４５乃至５３の分離したエミッタ
に結合し世相補的な電流出力端子Ｑ及びＱを有する。

斯るトランジスタの機能は後述するロジック・アンド・
ゲートの如きものである。

トランジスタ４５乃至５３０ベースには適当なバイアス
電圧が加わり、これらトランジスタは接地されたエミッ
タ抵抗器５７乃至７２と、適当な正電圧源に接続された
コレクタ負荷抵抗器７５乃至８３を含む。

更にこれらトランジスタ４５乃至５２のコレクタはエミ
ッタ・フォロワ・トランジスタ８５乃志９２に接続され
る。

各エミッタ・フォロワは複数のエミッタを有し、斯るエ
ミッタは、各エミッタ・フォロワを表わすデータ・ワー
ドの量子化ビットに応じてＮ個の出力線に接続される。

エミッタ・フォロワ８５乃至９２の任意の１個が導通す
ると、出力線に適当な論理「１」を発生する。

抵抗器９５乃至９９はエミッタ・フォロワ８５乃至９２
のエミッタと接地間に接続され、全ての出力線に論理「
０」が発生できるようにする。

トランジスタ４６乃至５２はＮ論理ビットまでの符号化
を行ない、且つ各トランジスタを隣続した比較器の相補
的出力に接続するため２個のエミッタを有する。

トランジスタ５３は比較器３３のＱ出力に接続され、零
を表わす。

一方トランジスタ４５は比較器２７のＱ出力に接続され
、オーバレンジ状態を表わす。

論理「１」を任意の出力線に発生する必要がないので、
トランジスタ５３のコレクタは次段のエミッタ・フォロ
ワに接続されない。

トランジスタ４５はオーバレンジ出力線に接続された単
一のエミッタを有するエミッタ・フォロワ８５に接続さ
れる。

信号源２５からの信号が抵抗器４２に加えられた負電圧
より更に負の場合、アンド・ゲート４５乃至５３により
任意の時間、にエミッタ・フォロワ８５乃至９２の内た
だ１個が如何に駆動されるか考察する。

この状態において、全てのＱ出力は「低」であり、全て
のＱ出力は「高」である。

アンド・ゲート４５乃至５３の動作状態を考えれば、ト
ランジスタ５３のエミッタに加わる論理「高」によりト
ランジスタ５３のみが非導通であり、トランジスタ４５
乃至５２の各々のエミッタに加わる少なくとも１つの論
理「低」によりトランジスタ４５乃至５２が導通である
ことが判る。

これらトランジスタ４５乃至５２の導通により抵抗器７
５乃至８２の両端に発生する電圧はエミッタ・フォロワ
・トランジスタ８５乃至９２のベースを負に保ち、出力
線上のデータ・ワードを全て論理「０」 とする。

信号源２５からの信号が抵抗器４１及び４２の接続点の
電圧を越えて正に変化するとき、比較器３３は状態が切
換わり、Ｑ出力線に論理「高」を、Ｑ出力線に論理「低
」を発生する。

この動作によりトランジスタ５３は導通し、また、すで
に比較器３２のＱ出力から論理「高」が加えられている
トランジスタ５２は非導通となる。

そこでトランジスタ９２のベースは正となり、このトラ
ンジスタの単一のエミッタを正とし、符号化出力線１に
論理「１」を発生する。

更に、信号源２５からの信号が抵抗器３６に加えられた
正の基準電圧の方に変化すると、各比較器はその状態が
順次切換えられる。

この結果、エミッタ・フォロワ８５が付勢されオーバレ
ンジ状態を示すまで、エミッタ・フォロワは順次「１」
に付勢される。

実際には、信号源２５からの信号はアナログ信号であり
、ダイナミック・レンジの範囲内で変化するものとする
。

第２図に示す如く、符号化回路は必要なだけ多くのビッ
ト数を含む様に拡張できる。

符号化回路のエミッタ及びコレクタ抵抗器は、回路の適
当な利得及びファン・アウトが得られるように選択され
る。

上述のアナログ・デジタル変換器は個別の部品で構成し
てもよいし、モノリシック集積回路で構成してもよい。

本発明の基本概念を以下に説明する。

第３図は本発明を用いた完全な４ビツト・アナログ・デ
ジタル変換器のブロック図を示す。

信号源１０２からのアナログ信号は比較器１０５乃至１
２０に同時に加えられ、適当な正及び負の基準電圧源間
に直列接続された抵抗器１２５乃至１０４により発生し
た基準電圧と比較される。

抵抗器１２５乃至１４０は薄膜抵抗を精密な許容範囲内
に整える。

ハイブリッド回路技術を用いて形成してもよい。

斯る精密な許容範囲は比較器入力電流ＩＢを最適に補償
する。

これら抵抗器の抵抗値Ｒφ乃至Ｒ１５は次式より計算で
きる。

尚、Ｋ＝０．１、・・・・・・１５である。

ストローブ・クロック回路１４５は比較器をストローブ
するためにストローブ信号（制御信号）を発生し、比較
器のスイッチング速度を速め、高速実時間データ捕捉率
を高める。

本発明のアナログ・デジタル変換器は変換速度１００Ｍ
Ｈｚ以上が達成できる。

比較器の相補的出力はアンド・ゲート１５０乃至１６６
に加えられ、オーバレンジ・レベルを含む１７個の別々
のレベルの任意の１個に対応する出力を発生する。

符号化回路１７０はアンド・ゲートの出力を４ビツト量
子化表示に変換し、斯る表示は出力線１７２から利用で
きる。

緩衝増巾器を含む出力段１７４はＥＣＬに適合するよう
に設けられる。

単一の比較器セル及び関連した符号化回路が第４図に示
される。

ＶＩＮ及び基準電圧が夫々加えられるエミッタ・フォロ
ワ２００及び２０１は比較器を基準電圧分圧器及び独立
した入力信号ｖＩＩＮに対し一定負荷と見なせるように
、比較器を分離する。

夫々エミッタ抵抗器２０７及び２０８を介して適当な負
の電圧源に接続されたトランジスタ２０４及び２０５は
エミッタ・フォロワ・トランジスタ２００及び２０１用
の高インピーダンス電流源となる。

比較器はエミッタ結合トランジスタ２１５及び２１６と
、交叉結合ラッチ・トランジスタ２１８及び２１９とよ
り成る。

これらトランジスタ対の利用できる電流のほとんどは、
定電流源（第１電流源）２２５及び関連したエミッタ抵
抗器２２６によりトランジスタ２３０及び２３２より成
る電流スイッチを介して供給される。

ラッチ・トランジスタ２１８及び２１９は第２電流源と
しての抵抗器２３５により供給されるわずかな量の電流
により普通閾値に予めバイアスされているので、スイツ
チング速度が速くなる。

トランジスタ２３８及び２４０と抵抗器２４２及び２４
４とを含むエミッタ・フォロワは夫々トランジスタ２１
５及び２１６のコレクタとトランジスタ２１８及び２１
９０ベースとの間に接続されている。

比較器の出力は抵抗器２４６及び２４８を介してアンド
・ゲーート・トランジスタ２５０及び２５２に結合され
る。

アンド・ゲート・トランジスタ２５０及び２５２は２個
のエミッタを有するトランジスタであり、第２図のトラ
ンジスタ４６乃至５２に関連して述べたのと略々同様な
動作をする。

各トランジスタの単一のエミッタのみが図では接続され
ているが、各トランジスタの第２のエミッタは隣接した
比較器セルの出力に接続されることが理解できよう。

抵抗器２５４及び２５６は比較器出力用の適当な負荷と
なり、よって比較器の利得を決めると共にトランジスタ
２５０及び２５２の適当なバイアス状態を設定する。

トランジスタ２５０及び２５２のコレクタは抵抗器２６
０及び２６２を介して適当な正電圧源に接続されると共
に、更にエミッタ・フォロワ出力トランジスタ２６５及
び２６７に接続される。

トランジスタ２６５及び２６７はトランジスタ８５乃至
９２について上述した如く複数のエミッタを有する。

斯るエミッタ符号化出力バスに接続される。

逆極性のストローブ信号がトランジスタ２３０及び２３
２０ベースに加えられ、トランジスタ２２５からの電流
を二対のエミッタ結合トランジスタ２１５−２１６及び
２１８−２１９間で切換える。

この回路では、ストローブ信号は周波数１００ＭＨｚ
、ジューティ・サイクル５０係で、トランジスタ対２３
０及び２３２を確実に切換えるのに充分な振巾を有する
ものと仮定する。

他の実施例において、高または低周波数のストローブ信
号も良好に働き、ジューティ・サイクルは任意所望の値
に調整してもよい。

入力信号ｖＩＮはトランジスタ２０００ベースに加えら
れ、トランジスタ２０１のベースに加えられた基準電圧
と比較される。

比較器２１５及び２１６の動作電流は連続的ににオン・
オフされるが、比較器はその動作状態において従来動作
を行なう。

切換えられる正帰還により、比較器が小さな入力差動電
圧に応答することが可能となる。

動作電流が急激にトランジスタ２３０より２３２に切換
えられると、ラッチ・トランジスタ対２１８及び２１９
はトランジスタ２１５及び２１６のコレクタ信号の極性
に応答し、適当な状態に再生的に切換える。

エミッタ・フォロワ２３８及び２４０はラッチ・トラン
ジスタが飽和するのを阻止する。

上述の如く、トランジスタ２１８及び２１９は抵抗器２
３５からのブリ・バイアス電流により、接合部の蓄積時
間を改善する必要がないので、スイッチング時間が最小
となる。

更に、比較器の論理「１」または「０」を確実にするた
め、動作電流の切換は人力信号をサンプリングする効果
を有する。

即ち、ストローブ信号が除去されるまで、ストローブに
続いて起こる入力信号ｖＩＮの変化は比較器に影響を及
ぼさない。

上述の数式に応じて回路動作パラメータを選択すること
により、上述の如く所定量のヒステリシスを有する回路
を設計できる。

アンド・ゲート２５０及び２５２は隣接する比較器と関
連して動作し、出カニミッタ・フォロワ２６５及び２６
７の動作状態を制御できる。

例えハ、トランジスタ２５０の一方のエミッタへの電流
は抵抗器２６０の両端に電圧を発生し、トランジスタ２
６５を非導通状態に保持する。

もし、入力信号ＶＩＮがトランジスタ２１０のベースに
おける基準電圧よりも正ならば、利用できる比較器動作
電流の全ては抵抗器２４６を介してトランジスタ２５０
のエミッタに流れ、抵抗器２４８には電流が流れないこ
とが理解できよう。

もし、隣接する比較器からトランジスタ２５２に電流が
流れなければ、トランジスタ２６７０ベースは抵抗器２
６２を介して正電位となり、トランジスタ２６７を導通
させ、斯るｌ−ランジスクのエミッタが接続された符号
化出力バス線に論理「１」を発生する。

上述の回路は簡単であり、且つ電力消費が少ないので、
効果的な４ビツト２進符号化回路と共に単一チップ上に
集積された１６個の比較器は非常な成功を納めた。

単一の比較器セルの電力消費は約３２ミリワツトである
。

分解能は４ビツト・プラス・オーバレンジであり、１０
０ＭＨｚの変換速度における精度は８ビツトである。

上述において、複数の並列接続されたストロ−ブト比較
器及び簡略化された符号化回路を含む高速アナログ・デ
ジタル変換器について説明した。

各比較器は差動入力電圧が零付近で利得が増加する非直
線伝達特性を有し、伝達特性におけるヒステリシスの所
定量は、良好な利得及び分解能特性を維持したまま、低
レベル発振及び雑音の影響を減らすことができる。

比較器の出力は複数のアンド・ゲート及びそれらに関連
した出カニミッタ・フォロワに接続され、出カニミッタ
拳フォロワのただ１個のみが任意所定の時間に付勢され
る。

出カニミッタ・フォロワは複数のエミッタを有し、斯る
エミッタはエミッタ・フォロワが表わすデータ・ワード
に応じて出力バスに接続される。

従って、本発明のアナログ・デジタル変換器は、第２電
源流が第３及び第４トランジスタを導通値レベルに予め
バイアス（プリバイアス）するので、スイッチング速度
が早くなり、アナログ・デジタル変換速度が改善される
。

電源スィッチは制御信号すなわちストローブ信号に応じ
て第１電流源からの電流を切換えるので、入力信号をサ
ンプリングして、比較器の出力論理「１」又は「０」を
確実にできる。

第１及び第２電流源並びに第１〜第４トランジスタのコ
レクタ負荷を調整して、比較器にヒステリシス特性を持
たせることができるので、低レベル発振及び雑音の影響
を減らせる。

部品が少ないので安価かつ低消費電力である。

尚、上述は本発明の好適な実施例について述べたが、当
業者には本発明の要旨を逸脱することなく多くの変更及
び変形をなし得ることが明らかであろう。

例えば、２個またはそれ以上の上述のアナログ・デジタ
ル変換器を積み重ねて所望のＮビット・システムに拡張
してもよい。

【図面の簡単な説明】

第１Ａ図は本発明に用いる比較器の回路図、第１Ｂ及び
１０図は第１Ａ図に示す比較器の特性図、第２図は本発
明に用いる符号化回路の回路図、第３図は本発明のアナ
ログ・デジタル変換器のブロック図、第４図は本発明の
アナログ・デジタル変換器の部分的回路図であり、１０
５乃至１２０は比較器、１７０は符号化回路、２１５は
第１トランジスタ、２１６は第２トランジスタ、２１８
は第３トランジスタ、２１９は第４トランジスタ、２２
５は第１電流源、２３０．２３２は電源スィッチ、２３
５は第２電流源。

Claims (1)

【特許請求の範囲】
1. １ アナログ入力信号を夫々異なる基準電圧と比較する
   複数の比較器と、該複数の比較器の出力信号に応じてデ
   ジタル出力信号を出力すを符号化回路とを具え、上記複
   数の比較器の各々はベースに上記アナログ入力信号及び
   上記基準電圧が夫々供給され、エミッタが共通接続され
   た第１及び第２トランジスタと、ベースに上記第１及び
   第２トランジスタのコレクタ出力信号が夫々供給され、
   エミッタが共通接続された第３及び第４トランジスタと
   、第１電流源と、制御信号に応じて上記第１電流源から
   の電流を上記第１及び第２トランジスタのエミッタ又は
   上記第３及び第４トランジスタのエミッタに選択的に供
   給する電源スィッチと、上記第３及び第４トランジスタ
   のエミッタに電流を供給する第２電流源とを有し、上記
   第１及び第４トランジスタのコレクタを結合すると共に
   、上記第２及び第３トランジスタのコレクタを結合して
   、上記比較器の出力信号を得ることを特徴とするアナロ
   グ変換器。