JPS58502176A

JPS58502176A - ラツチ可能高速設定ｄ−ａ変換器ビツトスイツチ

Info

Publication number: JPS58502176A
Application number: JP57503048A
Authority: JP
Inventors: スミス・グレゴリ−・ジエイ
Original assignee: モトロ−ラ・インコ−ポレ−テツド
Priority date: 1981-12-21
Filing date: 1982-09-21
Publication date: 1983-12-15
Also published as: WO1983002372A1; EP0097164A1; EP0097164A4; US4383248A

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】ラッチ可能高速設定Ｄ−Ａ変換器ビットスイッチ発明の背景発明の分野本発明は、　Ｄ−Ａ変換器に関するものであり、更に具体的に云うとキャパシタンスの減少した整定時間を有するラッチ可能ビット電流スイッチ集積回路に関する。

先行技術Ｄ−Ａ変換器は典型的にはスイッチとして複数の差動トランジスタスイッチを有する。２進数を表わすデジタル入力信号は各スイッチのオン−オフ状態を決定し、各スイッチのオン状態は２進基準化ビツト（ｈｉｎｔｔｒｙ　５ｃａｌｅｄ　ｂｉｔ）電流を加算バス（ｓｕｒｎｘｉｎｇ　Ａｒｔｓ）に供給してデジタル入力信号に対応するアナログ信号を形成する。

そのような形のスイッチの１つであるクラベンセル（ｃｒａｖｅｎ　ｃｅｌｌ）は米国特許第３．’９６１，３２６号に記述されている。クラベンセルは入力信号と基準電圧によってバイアスされる第１差動トランジスタ対およびビット電流を出力バスと接地との間でスイッチする第２差動トランジスタ対を含む。しかしクラベンセルにおいては、入力レベルの急速な変化は第１差動トランジスタ対の入力トランジスタのベース−コレクタキャパシタンスを介して結合され、第２差動トランジスタ対の一方のトランジスタのベースにおける電圧に影響を与える。

従って、第２差動トランジスタ対のベースにおける電圧は正確な差の電圧ではない。これは第２差動トランジスタ対のエミッタにおいて故障（ｇｌｉｔｃｈ）を生じさせ、この故障（ｌｌｉｔｃｈ）は特に低ビツト電流の場合には整定するのにかなシの時間がかかる場合がある。

クラベンセルに固有の故障（グリッチ）を大幅に減らすもう１つの周知のスイッチが米国特許第４，２９５，０６３号に記述されており、そこでは第１差動トランジスタ対はデジタル入力信号および基準電圧にょシバイアスされ。

第２差動トランジスタ対はビット電流を加算バスの方向へ向け、第３差動トランジスタ対は第１対に結合された入力と第２対に結合された出力とを有し、入力信号の高速遷移によって生じる出力の振幅（ｍａｌｎｉｔｗｄｇ）におけるオ、＜シュートを減少させる。

出力をラッチすることができるもう１つの周知のスイッチは、デジタル入力信号によってバイアスされる第１差動トランジスタ対、交差結合されていて第１対の出力に応動する第２差動トランジスタ対、第１および第２対に応動して出力電流を加算バスの方向へ向ける第６差動トランジスタ対、およびトグルおよびラッチ信号に応動して第１又は第２対を使用可能にする（ｔｖａｂｌｅ）第４差動トランジスタ対を含む。しかし、デジタル入力信号およびトグルおよびラッチ信号の高速遷移によって第３および第４対における接合容量によって生じる寄生帰還は。

加算バス上の出力信号にオーバシューテイング又はグリッチを生じさせる。

従って、スイッチングデバイスの接合容量によって発生される出力の寄生帰還又はグリッチを減少させ、それによって整定時間を短縮し、又は出力のリンギングを減らすラッチ可能ビットスイッチが必要とされている。

発明の要約従って２本発明の目的は、Ｄ−Ａ変換器用の改良されたラッチ可能ビットスイッチを提供することである。

本発明のもう１つの目的は、スイッチングデバイスによって生じる寄生帰還を減少させるｎ−Ａ＝換器用のラッチ可能ビットスイッチを提供することである。

本発明の更にもう１つの目的は２回路全体を１個のチップ上に集積した場合に比較的小さいシリコン面積を必要とする簡単ではあるが効果的な手段によって、スイッチングデバイスの接合容量によって生じる寄生帰還を減少させるＤ−Ａ　ｆ換器用ラッチ可能ビットスイッチを提供することである。

本発明の上述の、およびその他の目的を１つの形で実施する場合には、ビット電流源が発生させたビット電流を加算バスに与える（　ｅｎａｂｌｅ）ためＤ−Ａ変換器用の改良されたラッチ可能ビットスイッチが具えられている。コンデンサはスイッチングデバイスのデータ入力差動トランジスタ対およびスイッチングデバイスの交差結合差動トランジスタの出力を横切って結合されていて、ビット電流からのグリッチを減少させる。スイッチングデバイスのデ〜り入力差動トランジスタ対は、第１および第２状態を有するデジタル入力信号および反転デジタル入力信号又は基準電圧に応動する。スイッチングデバイスの交差結合差動トランジスタ対は、スイッチングデバイスのデータ入力差動トランジスタ対の出力に応動するものであシ、ラッチ電流源により発生されたラッチ電流を、トグル信号が受信される場合にはスイッチングデバイスのデータ入力差動トランジスタ対に与え、ラッチ信号を受信した場合には交差結合差動トランジスタ対に与える手段が具えられている。スイッチングデバイスのＤ−Ａ差動トランジスタ対は、スイッチングデバイスのデータ入力差動トランジスタ対およびスイッチングデバイスの交差結合差動トランジスタ対の出力に応動し、デジタル入力信号が第１状態にあってトグル信号が前記手段によって受信された場合にはビット電流を使用可能（（ｆ＋、αｂｌｅ）にし。

そのヒツト電流はラッチ電流が受けとられている限り、においてはラッチされている。

本発明の上記の、およびその他の目的、特徴および利点は、添付の図面とともに下記の詳細な説明から更によく理解されるでろろう。

図面のＷＰＪ単な説明単一の図面は２本発明の好ましい実施例の概略図を示す。

発明の詳細説明Ｄ−Ａ変換器は典型的な場合には複数のビットスイッチを含み、各スイッチはデジタル入力信号を受信し、そこではそれらの信号は２進数を表わす。各ビットスイッチの出力は加算されてアナログ信号を与える。第１図を参照すると２本発明によるＤ−Ａ変換器は出力ランチ１０．コンデンサ１２およびＤ−Ａ変換器出力スイッチ１４を含む。

このスイッチはＤ−Ａ変換器集積回路の一部として示されているが、また個別的素子を用いて製作してもよい。出力ラッチ１０はエミッタ結合ＮＰＮ　トランジスタ１６および１８からなるモード制御差動トランジスタ対を含む。ラッチ電流源２０は、第１Ｖ、導線２２を介する電圧Ｖ０およびトランジスタ１６および１８のエミッタとの間に結合されている。トランジスタ１６および１８のベースはそれぞれトグル信号導線２４およびラッチ信号導線２６に接続されている。トグル信号およびラッチ信号は相補的（ｃｏｍｐｌｅｍｅｎｔａｒｙ）であるので、トランジスタ１６および１８の一方だけが一定の時間にラッチ回路１０の残りの部分から電流を導通する。

トランジスタ１６のコレクタは、データ入力差動トランジスタ対２８および６０の結合エミッタに接続されている。

トランジスタ２８および６０のコレクタはそれぞれノード３２および６４に接続されており、ノード６２および３４はそれぞれ抵抗６８および４０によってＶ。

ｃ　４ｈ　３６に結合されている。デジタル入力導線４２および反転デジタル入力導線４４はそれぞれトランジスタ２８および６０のベースに接続され、それによＪ）グル信号がトランジスタ１６によって受信されつつある場合には反転デジタル入力信号に比較した場合のデジタル入力信号はノード５２および６４における電圧を決定する。反転デジタル入力は代わシにしきい電圧であってもよい。

トランジスタ１８のコレクタは交差結合差動トランジスタ対４６および４８の結合エミッタに接続されている。トランジスタ４６のベースおよびコレクタはそれぞれノード３２オよび３４に接続され、一方トランジスタ４８のベースおよびコレクタはそれぞれノード３４および３２に接続されている。

ｎ−Ａｇ換器出力スイッチ１４は、結合エミッタＮＰＮ　）ランジスタ５０および５２を含むＤ−Ａ変換器出力差動トランジスタ対を含む。ビット電流源５４は第２　Ｖ、□導線５６とトランジスタ５０および５２のエミッタとの間に結合されている。トランジスタ５０および５２のベースはそれぞれノード５２および３４に接続され、トランジスタ５ｏおよび５２のコレクタはそれぞれ接地導線５８および加算バス６０に接続されている。接地導線５８は代わシに反転加算バスであってもよい。

動作すると、バイアス電圧Ｖ。０が導線６６において印加され、これはノード６２および３４゛において電１圧電位を与、する。′高″デジタル入力がトランジスタ２８をオンにすると、トランジスタ１６のベースにおけるトグル信号はトランジスタ１６をしてノード６２からの電流を導通させる。これはノード３２における電圧を引き下け、それによリトランジスタ５０をオフにする。トランジスタ３０はオフであるので、ノード６４は１高”となり、トランジスタ５２をオンにし加算バス６０への電流経路を使用可能にする。

低デジタル入力がトランジスタ２８をターンオフにすると、トランジスタ６０はターンオンし、ノード６４における電圧を下げ、ノード６２における電圧を上昇させる。

従ってトランジスタ５０はオンになシ、ビット電流を大地へ分流する。

トランジスタ１８のベースにおけるラッチ信号は、トランジスタ１８をターンオンし、ラッチ信号が受信された時にどのノードを通って電流が流れたかによってノード６２又は３４からの電流経路を使用可能にする。例えば。

ラッチ信号が受信された時に電流経路が抵抗６８．トランジスタ２８およびトランジスタ１６から構成されている場合、ノード３４は高であった。従って、トランジスタ４８はオンにバイアスされ、抵抗６８．トランジスタ４８およびトランジスタ１８からなる経路に清って電流を分流する。

トグル信号の高状態からラッチ信号の高状態への遷移の期間中に、ラッチ電流は交差結合トランジスタ対４６および４８を介して同じ導電性負荷抵抗３８又は４０へ再び指向される。ノード３２および３４におけるデジタル情報は、トグル信号が再び肩になるまで維持される。ラッチ状態への遷移期間中に、負荷抵抗３８および４０における電流量は変化する。その理由は、ラッチ電流源２０はそれぞれトランジスタ１６および１８の時変ベース−エミッタキャパシタンスを充放電しなければならないからである。負荷電流のこの変化は９通常の場合にはｌ・ランジスタ５０および５２を介して結合される所望しないアナログ信号に変わる（ｔｒαｎｚｌαｔＪ。　この所望しないアナログ信号を防止するために、コンデンサ１２が）−ドロ２と６５の間に結合されていて、加算バスにおける寄生結合高周波数変化を減少させるっデジタル入力からの電圧利得の効果は実際のコンデンサの値の効果を増加させる。その結果中じるキャパシタンスおよび負荷インピーダンス（抵抗６８および４０）はラッチ出力の応答を減衰させる１つデータ遷移はよシ遅くなりその挙動はより良くなり、以前のデータのラッチング期間中のグリッチは減衰する。

オーバシュートの主な原因であるトランジスタにおけるオーバシュートおよびＤ −Ａ変換器出力におけるリンギングを減少させることによって、適当なＲＣ値は実際にビットスイッチ整定時間を改善する。コンデンサ１２を用いると、ラッチは改良され、しかも回路全体を１個のチップ上に集積した場合には広いシリコン面積を必要としなくなる。

画際調査報告

Claims

【特許請求の範囲】

１．第１および第２状態を有するデジタル入力信号および反転デジタル入力信号に応動するスイッチングデバイスのデータ入力差動対と。スイッチングデバイスの前記データ入力差動対の出力に応動するスイッチングデバイスの交差結合差動対と。ラッチ電流源により発生されたラッチ電流を、トグル信号を受信した時にはスイッチングデバイスの前記データ入力差動対に与え、ラッチ信号を受信した時にはスイッチングデバイスの前記交差結合差動対に与える手段と。スイッチングデバイスの前記データ入力差動対およびスイッチングデバイスの前記交差結合差動対の出力に応動し、前記デジタル入力信号が前記第１状態にあシ前記トグル信号が前記手段によって受信されつつある場合には前記ビット電流を使用可能にし、前記ビット信号は前記ラッチ信号が受信されつつある限りにおいてはラッチされるスイッチングデバイスのＤ−Ａ差動対と。スイッチングデバイスの前記データ入力差動対およびスイッチングデバイスの前記交差結合差動対の出力を横切って結合され、前記ビット電流からのグリッチを減少させるコンデンサと、を具えることを特徴とするビット電流源によ多発生されたビット電流を加算バスに与えるためのＤ−Ａ変換器用ラッチ可能ビットスイッチ。２、スイッチングデバイスの前記データ入力差動対は。第１および第２エミツタ結合トランジスタから成シ、前記第１トランジスタは、ペースを前記デジタル入力信号に結合させ、コレクタをスイッチングデバイスの前記交差結合差動対およびスイッチングデバイスの前記Ｄ−Ａ差動対に結合させ、エミッタを前記手段に結合させ、前記第２トランジスタは、ペースを前記反転デジタル入力信号に結合させ、コレクタをスイッチングデバイスの前記交差結合差動対およびスイッチングデバイスの前記Ｄ−Ａ差動対に結合させ、エミッタを前記手段に結合させた請求の範囲第１項によるラッチ可能ビットスイッチ。６、スイッチングデバイスの前記交差結合差動対は。第３および第４エミツタ結合トランジスタを含み、前記第６トランジスタは、ペースを前記第１トランジスタのコレクタに結合させ、コレクタをスイッチングデバイスの前記Ｄ−Ａ変換器差動対に結合させ、エミッタを前記手段に結合させ、前記第４トランジスタは、ペースを前記第２トランジスタのコレクタに結合させ、コレクタをスイッチングデバイスの前記ｎ−ＡＭ動対に結合させ、エミッタを前記手段に結合させた請求の範囲第２項によるラッチ可能ビットスイッチ。４、スイッチングデバイスの前記Ｄ−Ａ差動対は第５および第６エミツタ結合トランジスタを含み、前記第５トランジスタは、ペースを前記第１トランジスタのコレクタ、前記第５トランジスタのベースおよび前記第４トランジスタのコレクタに結合させ、コレクタを大地に結合させ、エミッタを前記ビット電流源に結合させ、前記第６トランジスタは、ベースを前記第２トランジスタのコレクタ、前記第４トランジスタのベースおよび前記第６トランジスタのコレクタに結合させ、コレクタを前記加算バスに結合させ、エミッタを前記ビット電流源に結合させた請求の範囲第５項によるラッチ可能ビットスイッチ。５、前記手段は、第７および第８エミツタ結合トランジスタを含み、前記第７トランジスタは、前記トグル信号に応動するベース、前記第１および第２トランジスタのエミッタに結合されたコレクタおよび前記ラッチ電流源に結合されたエミッタを有し、前記第８トランジスタは前記ラッチ信号に応動するベース、前記第３および第４トランジスタのエミッタに結合されたコレクタおよび前記ラッチ電流源に結合されたエミッタを有する請求の範囲第４項によるラッチ可能ビットスイッチ。６、前記トランジスタのすべては、　Ｎｐｙ　）ランジスタである請求の範囲第５項によるラッチ可能ビットスイッチ。７、第１および第２状態を有するデジタル入力信号および反転デジタル入力信号に応動するスイッチングデバイスのデータ入力差動対と。スイッチングデバイスの前記データ入力差動対の出力に応動するスイッチングデバイスの交差結合差動対と。ラッチ電流源により発生されたラッチ電流をトグル信号を受信した時にはスイッチングデバイスの前記データ入力差動対に与え、ラッチ信号を受信した時にはスイッチングデバイスの前記交差結合差動対に与える手段と。・　スイッチングデバイスの前記入力差動対およびスイッチングデバイスの前記交差結合差動対の出力に応動し。前記デジタル信号が前記第１状態にあって前記トグル信号が前記手段によって受信されつつある時には前記ビット電流を使用可能にし、前記ビット電流は前記ラッチ信号が受信されつつある限シにおいてはラッチされるスイッチングデバイスのＤ−Ａ差動対とを有し。スイッチングデバイスの前記データ入力差動対およびスイッチングデバイスの前記交差結合差動対の出力を横切って結合され前記ビット電流からのグリッチを減少させるコンデンサを具えることを特徴とするビット電流源によシ発生されたピッ）１流を加算バスに与えるためのＤ−Ａ変換器用の改良されたラッチ可能ビットスイッチ。