JPS5947643A - 演算処理方式 - Google Patents
演算処理方式Info
- Publication number
- JPS5947643A JPS5947643A JP15811582A JP15811582A JPS5947643A JP S5947643 A JPS5947643 A JP S5947643A JP 15811582 A JP15811582 A JP 15811582A JP 15811582 A JP15811582 A JP 15811582A JP S5947643 A JPS5947643 A JP S5947643A
- Authority
- JP
- Japan
- Prior art keywords
- data
- cycle
- arithmetic
- calculation
- input
- Prior art date
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- Granted
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Pure & Applied Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Mathematical Optimization (AREA)
- General Engineering & Computer Science (AREA)
- Complex Calculations (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、特にベクトル総和命令のように同一演算を連
続的に行なう場合に、そのデータ数が演算段数より小さ
い場合でも最小の演算サイクル数で演算結果を求めるに
好適な演算処理方式に関する。
続的に行なう場合に、そのデータ数が演算段数より小さ
い場合でも最小の演算サイクル数で演算結果を求めるに
好適な演算処理方式に関する。
ベクトルデータをＶｌ、ｖ２、・・・ｖｎとしたときの
各データの総和を求めるベクトル総和演算５＝ｖ１＋ｖ
２＋・・・＋ｖｎ を考える。従来、データ数ｎが演算段数以上ならばその
演算制御は単純であるが、ｎが演算段数より小さい場合
でも同様の単純制御を行なうため、入力データとして定
数０を追加し演算を実行している。
各データの総和を求めるベクトル総和演算５＝ｖ１＋ｖ
２＋・・・＋ｖｎ を考える。従来、データ数ｎが演算段数以上ならばその
演算制御は単純であるが、ｎが演算段数より小さい場合
でも同様の単純制御を行なうため、入力データとして定
数０を追加し演算を実行している。
例えば、ｎ ＝ ２の場合の動作を第１図と第２図を用
いて説明する。ここで第１図は演算を実行するためのブ
ロック図であり、第２図はそのブロック図を更に簡略化
して演算動作を説明するものである。第１図のＲＡ、、
ＲＢｏは入力データ及び演算途中結果を入力する入力
レジスタ、Ｒ，Ａ１． ＲＢ、は中間レジスタ、ＲＡ２
は加算結果を入力するレジスタ、ＲＡ３は演算結果を出
力する出力レジスタ、１は入力データのセレクト及び各
部を制御する演算制御部、２は定数を発生する１０′発
生器、６は演算される入力データの仮数部を大きい方に
桁合せするブリシフト回路、４は加算器、５は加算され
たデータを正規化するボストシフト回路、１０は出力レ
ジスタＲＡ、のデータを入力レジスタＲＡｏ、 ＲＢｏ
にもどす帰環。
いて説明する。ここで第１図は演算を実行するためのブ
ロック図であり、第２図はそのブロック図を更に簡略化
して演算動作を説明するものである。第１図のＲＡ、、
ＲＢｏは入力データ及び演算途中結果を入力する入力
レジスタ、Ｒ，Ａ１． ＲＢ、は中間レジスタ、ＲＡ２
は加算結果を入力するレジスタ、ＲＡ３は演算結果を出
力する出力レジスタ、１は入力データのセレクト及び各
部を制御する演算制御部、２は定数を発生する１０′発
生器、６は演算される入力データの仮数部を大きい方に
桁合せするブリシフト回路、４は加算器、５は加算され
たデータを正規化するボストシフト回路、１０は出力レ
ジスタＲＡ、のデータを入力レジスタＲＡｏ、 ＲＢｏ
にもどす帰環。
線である。
（１） サイクル（１）が１では、入力データｖ１が
入力レジスタＲＡｏに、１０′発生器２により出力され
た定数０が几Ｂ。にそれぞれセットされる。
入力レジスタＲＡｏに、１０′発生器２により出力され
た定数０が几Ｂ。にそれぞれセットされる。
（２）サイクル２では、ＲＡｏ、 ＲＢｏのデータｖ１
．０がプリシフト回路３を抜けて中間レジスタ］ｔＡ、
、ＲＢ、にそれぞれセットされ、入力データｖ２がＲＡ
ｏに、サイクル１と同様に定数０がＲＢｏにそれぞれセ
ントされる。
．０がプリシフト回路３を抜けて中間レジスタ］ｔＡ、
、ＲＢ、にそれぞれセットされ、入力データｖ２がＲＡ
ｏに、サイクル１と同様に定数０がＲＢｏにそれぞれセ
ントされる。
（３）サイクル３では、ＲＡ、、■もＢ１のデータｖ１
．０が加算器４により加算されレジスタＩ（、Ａ２にＶ
、がセットされ、ＲＡｏ、 ＲＢｏのデータｖ２．０が
プリシフト回路３を抜けて丁（・Ａ、、、ＦｔＢ、にそ
れぞれセットされる。また、ＲＡｏにはゝ０′発生器２
により出力された定数０が入力データとしてセントされ
、凡Ｂ。にも同４ｊＮに０がセットされる。
．０が加算器４により加算されレジスタＩ（、Ａ２にＶ
、がセットされ、ＲＡｏ、 ＲＢｏのデータｖ２．０が
プリシフト回路３を抜けて丁（・Ａ、、、ＦｔＢ、にそ
れぞれセットされる。また、ＲＡｏにはゝ０′発生器２
により出力された定数０が入力データとしてセントされ
、凡Ｂ。にも同４ｊＮに０がセットされる。
（４） サイクル４では、ＫＡ２のデータＶ、がポス
トシフト回路５を抜は出力レジスタＲＡ３にセットされ
、１ｔＡ１、几Ｂ、のデータ■２．０が加算器４により
加算されＫＡ２にｖ２がセットされる。
トシフト回路５を抜は出力レジスタＲＡ３にセットされ
、１ｔＡ１、几Ｂ、のデータ■２．０が加算器４により
加算されＫＡ２にｖ２がセットされる。
また、ＲＡｏ、？−％Ｂｏのデータ０．０がプリシフト
回路３を抜げてＲＡ、、ＲＢ 、にそれぞれセットされ
、ＲＡｏ、 ＲＢｏにはサイクル３と同様に定数０がそ
れぞれセットされる。ここで初期処理は終了する。
回路３を抜げてＲＡ、、ＲＢ 、にそれぞれセットされ
、ＲＡｏ、 ＲＢｏにはサイクル３と同様に定数０がそ
れぞれセットされる。ここで初期処理は終了する。
（５）サイクル５では１．＋（、Ａ３のデータ■、が帰
環線１０を通り旧３゜にセットされ、ＫＡ２のデータｖ
２がポストシフト回路５を抜け１もＡ、にセットされる
。また、ＲＡ、、Ｊ、ｔ Ｊ：３ 、のデータ０、Ｏが
加算器４により加算された１尤Ａ２に０がセットされ、
ＲＡｏ、 ＲＢｏのデータｏ、ｏはプリシフト回路６を
抜けて１も人１、ＨｊＪ、にそれぞれセットされる。
環線１０を通り旧３゜にセットされ、ＫＡ２のデータｖ
２がポストシフト回路５を抜け１もＡ、にセットされる
。また、ＲＡ、、Ｊ、ｔ Ｊ：３ 、のデータ０、Ｏが
加算器４により加算された１尤Ａ２に０がセットされ、
ＲＡｏ、 ＲＢｏのデータｏ、ｏはプリシフト回路６を
抜けて１も人１、ＨｊＪ、にそれぞれセットされる。
（６） サイクル６では、几Ａ３のデータ■２が帰環
線１０を通りＲＡｏにセントされ、■モＡ２のデータ０
がポストシフト回路５を抜けＩＬ Ａ３にセットされる
。ＲＡｌ、ＲＢｌのデータ０．０は加り４器４により加
算されｌ−１，Ａ２に０がセントされイ）。
線１０を通りＲＡｏにセントされ、■モＡ２のデータ０
がポストシフト回路５を抜けＩＬ Ａ３にセットされる
。ＲＡｌ、ＲＢｌのデータ０．０は加り４器４により加
算されｌ−１，Ａ２に０がセントされイ）。
このとき、ＲＢ。のデータＶ、は保持される。
（７）サイクル７では、ＫＡ、のデータ０が帰環Ｉｖ１
１１０を辿りＲＢｏにセットされ、■七Ａ２のデータ０
がポストシフト回路５を抜は几Ａ３にセットされる。ま
た、ＲＡｏ、几Ｂ。のデータｖ２、■。
１１０を辿りＲＢｏにセットされ、■七Ａ２のデータ０
がポストシフト回路５を抜は几Ａ３にセットされる。ま
た、ＲＡｏ、几Ｂ。のデータｖ２、■。
はプリシフト回路３を抜けてＲＡｌ、ＲＢ 、にそれぞ
れセットされる。
れセットされる。
（８）サイクル８では、■もＡ３のデータ０が帰環線１
０を迎りｋＡｏＫセットされ、ＲＡｌ、■もＢ１のデー
タｖ２、ｖｌが加算器４により加算されＫＡ２にＶ、−
）−Ｖ２がセットされる。このとき、ＲＢｏのデータ０
は保持される１、 （９）サイクル９では、ＫＡ２のデータＶ、＋Ｖ２がポ
ストシフト回路５を抜けて■もＡ３にセットされ、１（
Ａｏ、 ＲＢｏのデータ０．０はプリシフト回路３を抜
けてＲＡ、、１（Ｂ１にセットされる。
０を迎りｋＡｏＫセットされ、ＲＡｌ、■もＢ１のデー
タｖ２、ｖｌが加算器４により加算されＫＡ２にＶ、−
）−Ｖ２がセットされる。このとき、ＲＢｏのデータ０
は保持される１、 （９）サイクル９では、ＫＡ２のデータＶ、＋Ｖ２がポ
ストシフト回路５を抜けて■もＡ３にセットされ、１（
Ａｏ、 ＲＢｏのデータ０．０はプリシフト回路３を抜
けてＲＡ、、１（Ｂ１にセットされる。
（１０）サイクル１０テハ、几Ａ３のデータｖ、＋ｖ２
が帰環線１０を通りｌ−？、Ｂｏにセントされ、■（・
Ａｌ、Ｉｔ Ｂ 、のデータ０，０は加算器４により加
算されＫＡ２に０がセントされる。
が帰環線１０を通りｌ−？、Ｂｏにセントされ、■（・
Ａｌ、Ｉｔ Ｂ 、のデータ０，０は加算器４により加
算されＫＡ２に０がセントされる。
（１１）サイクル１１では、ＫＡ２のデータ０がポスト
シフト回路５を抜けて几Ａ３にセットされる。このとき
几Ｂ。のデータＶ、＋Ｖ、は保ト）される。
シフト回路５を抜けて几Ａ３にセットされる。このとき
几Ｂ。のデータＶ、＋Ｖ、は保ト）される。
（１２）サイクル１２では、１も八、のデータ０がジ缶
環線１０を辿りＲＡｏにセットされる。このとき、ＲＢ
ｏのデータｖ、 ＋Ｖｌ！は保持されたままである。
環線１０を辿りＲＡｏにセットされる。このとき、ＲＢ
ｏのデータｖ、 ＋Ｖｌ！は保持されたままである。
（１３）サイクル１３では、ＲＡｏ、几１馬のデータ０
、Ｖ、 ＋Ｖ２がプリシフト回路６を抜けてＲＡ、、１
も１３１にそれぞれセットされる。
、Ｖ、 ＋Ｖ２がプリシフト回路６を抜けてＲＡ、、１
も１３１にそれぞれセットされる。
（１４）サイクル１４では、几Ａ６、ＢＢ、のデータ０
、Ｖ、 ＋ Ｖ２が加算器４により加算されＪｉ（、Ａ
２にＶ、 ＋Ｖ２がセットされる。
、Ｖ、 ＋ Ｖ２が加算器４により加算されＪｉ（、Ａ
２にＶ、 ＋Ｖ２がセットされる。
（１５）サイクル１５では、ＫＡ２のデータｖ１−１−
ｖ２がポストシフト回路５を抜は出力レジスタＲＡ３に
セットされる。ここで後処理が終了する。
ｖ２がポストシフト回路５を抜は出力レジスタＲＡ３に
セットされる。ここで後処理が終了する。
上記訃、明で明らかなように、この演算側例は演算途中
の結果が再び入力レジスタにセントされるまで、入力デ
ータとして定数０を追加することで演算の単純制御を可
能にしているが、余。
の結果が再び入力レジスタにセントされるまで、入力デ
ータとして定数０を追加することで演算の単純制御を可
能にしているが、余。
分なデータを入力することによりｖｌ［算結果を得。
るまでの演算サイクルが長くなる欠点もあった。
本発明の目的は、入力データ数が演算段数より小さい場
合でも高速な演算処理方式を提供することにある。
合でも高速な演算処理方式を提供することにある。
本発明では、演算段数と演算段数より小さいデータ数と
の差の回数だけ入力データに定数００を付加することを
不要とし、演算されるデータのデータ数を検出する手段
とその検出したデータ数に対応して後処理演算サイクル
を可変にする手段とを備え、後処理演算サイクル数に応
じて演算ステージを制御することにより、データ数が演
算段数より小さい場合でも、累算演算処理を高速に行な
うことができるようにしたことを％、徴とする。
の差の回数だけ入力データに定数００を付加することを
不要とし、演算されるデータのデータ数を検出する手段
とその検出したデータ数に対応して後処理演算サイクル
を可変にする手段とを備え、後処理演算サイクル数に応
じて演算ステージを制御することにより、データ数が演
算段数より小さい場合でも、累算演算処理を高速に行な
うことができるようにしたことを％、徴とする。
以下、本発明の一実施例を図「１１を用いて説明する。
第３図は本発明の一実施例のブロック図であり、第４図
はそのブロック図を史に簡略化して演算動作を説明する
ものである。図中、第１図と同符号部は同一部分を示し
、６０１、入力データ数を検出するカウンター、７はデ
ータ数により後処理す・ｆクル数を決定し、演ｑを制御
する後処理演算制御部である。従来方式で説明し定デー
タ数ｎ ＝ ２の場合、すなわちＳ ＝ ｖ、 ＋ｖ、
。
はそのブロック図を史に簡略化して演算動作を説明する
ものである。図中、第１図と同符号部は同一部分を示し
、６０１、入力データ数を検出するカウンター、７はデ
ータ数により後処理す・ｆクル数を決定し、演ｑを制御
する後処理演算制御部である。従来方式で説明し定デー
タ数ｎ ＝ ２の場合、すなわちＳ ＝ ｖ、 ＋ｖ、
。
の演算動作を２１５３図、第４図を用いて説明する。
ここで、データ数はカウンター６で２を検出し、後処理
演算サイクル数は後処理演算制御部７により決定される
。
演算サイクル数は後処理演算制御部７により決定される
。
（１）サイクル１では、入力データＶ、が入力レジスタ
ＲＡｏに、１０′発生器２により出力された定数０が几
Ｂｏにそれぞれセットされる。
ＲＡｏに、１０′発生器２により出力された定数０が几
Ｂｏにそれぞれセットされる。
（２） サイクル２では、Ｉ（Ａｏ１■（Ｂｏのデー
タＶ、、０がプリシフト回路６を抜けて中間レジスタＫ
Ａ１、ＲＢ、にそれぞれセットされ、入力データｖ２が
几Ａ。に、サイクル１と同様に定数０がＲＢｏにセント
される。ここで初期処理は終了する。
タＶ、、０がプリシフト回路６を抜けて中間レジスタＫ
Ａ１、ＲＢ、にそれぞれセットされ、入力データｖ２が
几Ａ。に、サイクル１と同様に定数０がＲＢｏにセント
される。ここで初期処理は終了する。
（３） サイクル３では、几Ａ１．１も１３１のデー
タｖ１．０が加算器４により加算されレジスタＲＡ２に
。
タｖ１．０が加算器４により加算されレジスタＲＡ２に
。
ｖｌがセットされ、ＲＡｏＳＲＢｏのデータ■２．０が
プリシフト回路３を抜けて几Ａ１、ｌ（、Ｂ、にそれぞ
れセントされる。
プリシフト回路３を抜けて几Ａ１、ｌ（、Ｂ、にそれぞ
れセントされる。
（４）サイクル４では、ＲＡ２のデータｖ１がポストシ
フト回路５を抜は出力レジスタＲＡ３にセットされ、Ｒ
Ａｌ、ＲＢｌのデータｖ２．０が加算器４により加算さ
れＲＡ２にｖ２がセットされる。
フト回路５を抜は出力レジスタＲＡ３にセットされ、Ｒ
Ａｌ、ＲＢｌのデータｖ２．０が加算器４により加算さ
れＲＡ２にｖ２がセットされる。
（５） サイクル５では、ＲＩＡ３のデータｖ１が帰
環線１０を通りＲＢｏにセットされ、ＲＡ２のデータｖ
２がポストシフト回路５を抜は几Ａ３にセットされる。
環線１０を通りＲＢｏにセットされ、ＲＡ２のデータｖ
２がポストシフト回路５を抜は几Ａ３にセットされる。
（６） サイクル６では、ＲＡ３のデータｖ２が帰環
線１０を通りＲＡｏにセットされる。このとき、ＲＢｏ
のデータｖ１は保持される。
線１０を通りＲＡｏにセットされる。このとき、ＲＢｏ
のデータｖ１は保持される。
（７） サイクル７では、ＲＡｏ、 Ｒ］３ｏのデー
タｖ２、ｖｌがプリシフト回路３を抜けて几Ｎ１．１１
．Ｂ、にそれぞれセットされる。
タｖ２、ｖｌがプリシフト回路３を抜けて几Ｎ１．１１
．Ｂ、にそれぞれセットされる。
（８）サイクル８では、几Ａ１、Ｊ（、Ｈ，のデータｖ
２、ｖｌが加算器４により加算され■（Ａ２に■１＋ｖ
２がセットされる。
２、ｖｌが加算器４により加算され■（Ａ２に■１＋ｖ
２がセットされる。
（９）サイクル９では、１ｔＡ２のデータｖ、 ＋ ｖ
２カホストシフト回路５を抜は出力レジスタＫＡ３にセ
ットされる。ここで、後処理演算制御部７により決定さ
れた後処理演算サイクルが終了し、出力レジスタ几Ａ３
から演算結果ｖ、−１−ｖ２が得られる。
２カホストシフト回路５を抜は出力レジスタＫＡ３にセ
ットされる。ここで、後処理演算制御部７により決定さ
れた後処理演算サイクルが終了し、出力レジスタ几Ａ３
から演算結果ｖ、−１−ｖ２が得られる。
上記説明で明らかのように、本実施例によれば最初のデ
ータが入力レジスタにセントされてから最終結果が出力
レジスタにセットされるまでに要する演算サイクル数は
、９サイクルで済むことになり、演算処理方式が従来方
式より速いという効果がある。
ータが入力レジスタにセントされてから最終結果が出力
レジスタにセットされるまでに要する演算サイクル数は
、９サイクルで済むことになり、演算処理方式が従来方
式より速いという効果がある。
本発明によれば、データ数に対応して後処理演算サイク
ル数を可変にできるので、データ数が演算段数より小さ
い場合でも累算演算処理を高速に処理できるという効果
がある。第５図は従来方式と本発明による方式で、デー
タ数が演算段数り、下のＩＡ、１合、ベクトル総和演ｑ
を実行したときの最終演算結果を得るまでの演算サイク
ル数を示したものである。×の線が従来方式、・の線が
本発明による場合である。本図では演算段数４の場合前
仮定しているが、それ以外の演カ段数でも同様、本発明
によれば高速に処理できる。
ル数を可変にできるので、データ数が演算段数より小さ
い場合でも累算演算処理を高速に処理できるという効果
がある。第５図は従来方式と本発明による方式で、デー
タ数が演算段数り、下のＩＡ、１合、ベクトル総和演ｑ
を実行したときの最終演算結果を得るまでの演算サイク
ル数を示したものである。×の線が従来方式、・の線が
本発明による場合である。本図では演算段数４の場合前
仮定しているが、それ以外の演カ段数でも同様、本発明
によれば高速に処理できる。
第１図及び第２図は、従来方式により累算命令を実行す
る演算装置のブロック図及びその動作説明図、第６図及
び第４図は禾発明の一実施例である演算装置のブロック
図及びその動作説明図、第５図は従来方式と本発明によ
る方式との演算サイクル数を比較した図である。 １・・・演算制御部、２・・・ゝ０′発生器、３・・・
プリシフト回路、４・・・加算器、５・・・ポストシフ
ト回路、？ Ｚ 図
る演算装置のブロック図及びその動作説明図、第６図及
び第４図は禾発明の一実施例である演算装置のブロック
図及びその動作説明図、第５図は従来方式と本発明によ
る方式との演算サイクル数を比較した図である。 １・・・演算制御部、２・・・ゝ０′発生器、３・・・
プリシフト回路、４・・・加算器、５・・・ポストシフ
ト回路、？ Ｚ 図
Claims (1)
- 同一演算を連続的に行なう演算処理方式において、演算
されるデータのデータ数を検出する、手段と、当該検出
したデータ数に対応して後処理演算サイクル数を可変に
する手段とを備え、後処理演算サイクル数に応じて演算
ステージを制御するようにしたことを特徴とする演算処
理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15811582A JPS5947643A (ja) | 1982-09-13 | 1982-09-13 | 演算処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15811582A JPS5947643A (ja) | 1982-09-13 | 1982-09-13 | 演算処理方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5947643A true JPS5947643A (ja) | 1984-03-17 |
| JPH0313624B2 JPH0313624B2 (ja) | 1991-02-22 |
Family
ID=15664626
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15811582A Granted JPS5947643A (ja) | 1982-09-13 | 1982-09-13 | 演算処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5947643A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61160175A (ja) * | 1984-12-31 | 1986-07-19 | Nec Corp | ベクトル総和演算装置 |
| JPS62196767A (ja) * | 1986-01-13 | 1987-08-31 | スター、テクノロジーズ、インコーポレーテッド | パイプライン構成の浮動小数点数アキユムレ−タ回路 |
| JPS63159244A (ja) * | 1986-12-23 | 1988-07-02 | 三菱マテリアル株式会社 | 二層の押出成形珪酸質―石灰質系成形品の製造方法 |
| US4933893A (en) * | 1988-01-13 | 1990-06-12 | Hitachi, Ltd. | Arithmetic processing method and apparatus for performing arithmetic or logical operations within a minimum number of operation cycles |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5166746A (ja) * | 1974-12-06 | 1976-06-09 | Fujitsu Ltd | Naisekienzanshorikairo |
| JPS5727360A (en) * | 1980-07-25 | 1982-02-13 | Fujitsu Ltd | Accumulation instruction processing system |
| JPS5730077A (en) * | 1980-07-31 | 1982-02-18 | Fujitsu Ltd | Accumulated instruction processing system |
-
1982
- 1982-09-13 JP JP15811582A patent/JPS5947643A/ja active Granted
Patent Citations (3)
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|---|---|---|---|---|
| JPS5166746A (ja) * | 1974-12-06 | 1976-06-09 | Fujitsu Ltd | Naisekienzanshorikairo |
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| JPS5730077A (en) * | 1980-07-31 | 1982-02-18 | Fujitsu Ltd | Accumulated instruction processing system |
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| JPS62196767A (ja) * | 1986-01-13 | 1987-08-31 | スター、テクノロジーズ、インコーポレーテッド | パイプライン構成の浮動小数点数アキユムレ−タ回路 |
| JPS63159244A (ja) * | 1986-12-23 | 1988-07-02 | 三菱マテリアル株式会社 | 二層の押出成形珪酸質―石灰質系成形品の製造方法 |
| US4933893A (en) * | 1988-01-13 | 1990-06-12 | Hitachi, Ltd. | Arithmetic processing method and apparatus for performing arithmetic or logical operations within a minimum number of operation cycles |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0313624B2 (ja) | 1991-02-22 |
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