JPS594797B2 - 繰り返し波形の記憶方式 - Google Patents

Description

【発明の詳細な説明】 この発明は特に高速繰り返し波形を記憶できるような繰
り返し波形の記憶方式に関する。

一般にある回路装置から出力される出力信号波 ３形を
処理する方式には、種々の方式があるが、大別すると出
力信号波形をそのままの形で処理を行なう方式と、波形
を一旦ディジタル量に変換しその後処理を行なう方式と
に分類される。

そして後者の方式、すなわち出力信号波形を一旦ディジ
タル量に変換した後、各種処理を行なう方式では、５
任意の時間において出力信号波形を再現および出力信号
波形の任意の点のレベルを検出できるため、複雑な波形
の処理に対応でき前者の方式に比較して精密な処理を行
なうことができる。第１図は従来から用いられている通
常ウェーブメモリと称さ０ れる波形記憶装置の一般的
な方式を示すブ頭ノク図である。第１図において１０は
入力端子で、この入力端子１０には記憶されるべきアナ
ログ信号が印加される。上記入力端子１０にはアツテネ
ータ１１が接続される。このアツテネータ１１は必５
要に応じて上記アナログ信号を減衰し、バッファアンプ
１２に供給する。このバッファアンプ１２は、信号に対
してノイズの影響を受けにくくしてサンプル・ホールド
回路１３に供給する。このサンプル ホールド回路１３
は、上記バッファアンプ プ１２から供給されるアナロ
グ信号の１点のレベルを抽出保持して、この１点のレベ
ル量をＡ／Ｄ変換回路１４に供給する。なおこの操作は
必要に応じて複数回行なわれる。上記Ａ／Ｄ変換回路１
４は上記サンプル・ホールド回路１３から供給・ され
るレベル量をディジタル量に変換して記憶回路１５に供
給する。上記Ａ／Ｄ変換回路１４および前記サンプル・
ホールド回路１３には、クロックパルス発生回路１６か
ら送出されるクロックパルスＣｐおよびサンプリング信
号ｓｐ１〜ｓｐｎがＤ゜供給される。そして前記Ａ／Ｄ
変換回路１４および前記サンプル・ホールド回路１３の
動作は、上記クロックパルスＣｐに同期して行なわれる
。一方前記記憶回路１５の動作の制御は記憶制御回路Ｉ
Ｔによつて行なわれるようになつており、この５ 記憶
制御回路１７には上記ク頭ノクパルス発生回路１６から
送出されるクロックパルスＣｐが供給されると共に、外
部から書き込み信号および読み出し信号が端子１８，１
９を介してそれぞれ供給される。２０は直並列変換回路
で、前記記憶回路１５から直列に読み出されるデイジタ
ル量を並列変換してＤ／Ａ変換回路２１およびバツフア
レジスタ２２に供給する。

上記Ｄ／Ａ変換回路２１は、５−前記直並列変換回路２
０から供給されるデイジタル量をアナログ量に変換して
、端子２３を介して外部に供給する。一方バツフアレジ
スタ２２は前記直並列変換回路２０から供給されるデイ
ジタル量を、一旦記憶すると共に必要時端子２４１〜２
４ｎを介してこのデイジタル量を外部に供給する。次に
上記のような構成のウエーブメモリの動作を第２図およ
び第３図を用いて説明する。第２図ａはクロツクパルス
発生回路１６から送出されるクロツクパルスＣＰｌ同図
ｂ１〜Ｂｎは同様にｎ個のサンプリング信号Ｓｐｌ〜Ｓ
ｐｎである。先ず、端子１０に記憶すべきアナログ信号
を印加する。そしてアツテネータ１１およびバツフアア
ンプを経たアナログ信号がサンプル・ホールド回路１３
に入力する。次にクロツクパルス発生回路１６が第 Ｊ
２図ｂ１に示すサンプリング信号ＳＰ，を上記サンプル
・ホールド回路１３に入力する。このサンプル・ホール
ド回路１３は、第３図に示すように上記サンプリング信
号ＳＰ，の立ち上りと同期したアナログ信号のＰ１点の
レベルを抽出してそのレベル量をＡ／Ｄ変換器１４に出
力する。なお上記サンプル・ホールド回路１３ぱ、前記
サンプリング信号ＳＰｌが論理レベル″１″の期間中、
上記アナログ信号のＰ１点のレベルを保持し続ける。次
に前記クロツクパルス発生回路１６は、サンプリング信
号ＳＰｌの論理レベル６１１の期間、第２図ｃ１〜Ｃｎ
に示すようなタイミングでｎ個のクロツクパルスＣｐを
Ａ／Ｄ変換回路１４に入力する。上記Ａ／Ｄ変換回路１
４は、ｎ個の異なつた基準レベル量と前記Ｐ１点のレベ
ル量とを比較することにより、Ｐ１点のレベル量に対応
したｎビツトのデイジタル量を出力する。Ａ／Ｄ変換器
１４から出力するｎビツトのデイジタル量は、記憶回路
１５に入力する。そして上記記憶回路１５は、記憶制御
回路１７から出力する信号によりｎビツトのデイジタル
量を記憶する。以下同様に、サンプル・ホールド回路１
３は第２図Ｂ２〜Ｂｎに示すサンプリング信号ＳＰ２〜
ＳＰが入力する毎に抽出点を順次Ｐ２〜Ｐｎ各点に変え
てそれぞれの点のレベ）ル量を抽出保持する。

またＡ／Ｄ変換回路１４は、Ｐ２〜Ｂｎ点のレベル量を
第２図ｃ１〜Ｃｎ・・・・・・・・・ｘ１〜Ｘｎに示す
ようなクロツクパルスＣＰのタイミングで、ｎ個の異な
つた基準レベル量と比較し、それぞれの点Ｐ２〜Ｐｎの
レベル量に対応したｎビツトのデイジタル量を出力する
。また記憶回路１５は上記Ｐ２〜Ｐｎ点のデイジタル量
を順次記憶するものである。なお読み出し時には、端子
１９に読み出し信号を入力することにより、Ｄ／Ａ変換
回路２１はアナログ量をバツフアレジスタ２２はデイジ
タル量をそれぞれ端子２３，２４１〜２４ｎを介して出
力する。上記従来の繰り返し波形の記憶方式では繰り返
し起る現象はもちろん、単発現象をも記憶することがで
きる。

しかしアナログ信号の１点のレベル量を抽出保持する前
記サンプル・ホールド回路１３や、前記Ａ／Ｄ変換回路
１４、および前記記憶回路１５の応答速度が非常に遅い
ために、上記従来の方式により記憶できる波形の周波数
には限界があり、極めて高速に繰り返す波形は記憶でき
ないといつた欠点があつた。この発明は上記のような事
情を考慮してなされたもので、その目的は極めて高速な
繰り返し波形を記憶できると共に装置構成が簡単な繰り
返し波形の記憶方式を提供することにある。

以下図面を参照してこの発明の一実施例を説明する。

第４図において１００はクロツクパルス発生器で、この
クロツクパルス発生器１００から送出されるクロツクパ
ルスＣｐが、全ての制御信号の基本パルスとなる。上記
クロツクパルス発生器１００から送出されるタロツクパ
ルスＣｐは、スタート設定カウンタ１１０、ゲート回路
１２０および分周器１３０に並列的に供給される。上記
分周器１３０は、クロツクパルスＣｐを所定分の１（１
／ｍ）分周して１／ｍ分周パルスをパルス発生器１４０
に供給する。このパルス発生器１４０は、上記１／ｍ分
周パルスに同期して所定レベルの入力パルスを供試回路
装置１５０に供給する。上記供試回路装置１５０からは
、上記入力パルスに対応した応答出力信号が送出され、
この信号はバツフアアンプ１６０を介してＡ／Ｄ変換回
路１７０に供給される。一方前記クロツクパルスＣｐが
供給されるスタート設定カウンタ１１０からは、スター
ト設定信号が送出され、この信号は前記ゲート回路１２
０に供給される。このゲート回路１２０からは上記スタ
ート設定カウンタ１１０から送出されるスタート設定信
号に同期したクロツクパルスＣｐが送出され、このクロ
ツクパルスＣｐはタイミングパルス発生回路１８０に供
給される。上記タイミングパルス発生回路１８０は、１
／ｎ分周器１８１、第１、第２のｎ進リングカウンタ１
８２，１８３およびｎ個のアンドゲート１８４１〜１８
４ｎとオアゲート１８５とから構成され、前記ゲート回
路から送出されるクロツクパルスＣｐは、１／ｎ分周器
１８１および第１のリングカウンタ１８２に供給される
。上記１／ｎ分周器１８１の出力は第２のｎ進リングカ
ウンタ１８３に供給される。上記第２のｎ進リングカウ
ンタ１８３の第１〜第ｎ桁の出力は、前記第１のｎ進リ
ングカウンタ１８２の第１〜第ｎ桁の出力と共に、それ
ぞれ順次第１〜第ｎ桁のアンドゲート１８４１〜１８４
ｎに供給される。上記第１〜第ｎ桁のアンドゲート１８
４１〜１８４ｎの出力は、すべてオアゲート１８５に供
給される。このオアゲート１８５からはタイミングパル
スが送出され、このタイミングパルスは前記Ａ／Ｄ変換
回路１７０に供給される。このＡ／Ｄ変換回路１７０は
、レベル比較回路１７１、第１〜第ｎ桁のアンドゲート
１７２１〜１７２ｎ．ｎビツトのＲ／Ｓフリツプフロツ
プ等からなる記憶回路１７３、第１〜第ｎ桁のオアゲー
ト１７４１〜１７４ｎ１基準レベル発生回路１７５およ
びｎ進リングカウンタ１７６から構成され、前記供試回
路装置１５０からバツフアアンプ１６０を介して送出さ
れる前記応答出力信号が、上記レベル比較回路１７１に
供給される。このレベル比較回路１７１の出力は、第１
〜第ｎ桁のアンドゲート１７２１〜１７２ｎに並列的に
供給される。上記第１〜第ｎ桁のアンドゲート１７２１
〜１７２ｎの出力は、それぞれの桁に対応した記憶回路
１７３の各ビツトのＲ／Ｓフリツプフロツプに供給され
る。上記記憶回路１７３の各ビツト出力は、それぞれ第
１〜第ｎ桁のオアゲート１７４１〜１７４ｎに供給され
る。この第１〜第ｎ桁のオアゲート１７４１〜１７４ｎ
の各桁出力は、順次基準レベル発生回路１７５の第１〜
第ｎ桁の入力端に供給される。この基準レベル発生回路
１７５は、その第１〜第ｎ桁のｎ個の入力端に供給され
る６１″または１０″の論理信号によりｎ通りの基準レ
ベルを発生するもので、外部または内部で発生する基準
レベルＶｆが与えられる。そして上記基準レベル発生回
路１７５のｎ個の入力端に与えられる信号をＡ，〜Ａｎ
（論理レベル１ｒ゛またば０１）とすると、この基準レ
ベル発生回路１７５から出力される基準レベルｒは次の
式で表わされる。一方前記タイミングパルス発生回路１
８０から送出されるタイミングパルスは、ｎ進のリング
カウンタ１７６に供給される。

このｎ進のリングカウンタ１７６の第１〜第ｎ桁の出力
は、それぞれ第１〜第ｎのオアゲーカ７４，〜１７４ｎ
に供給されると共に、前記第１〜第ｎ桁のアンドゲート
１７２１〜１７２ｎに供給される。一方前記記憶回路１
７３の各ビツト出力は、デイジタル情報として記憶装置
１９０に供給される。上記記憶装置１９０は、ｎビツト
×ｎワードの記憶容量を持ち、記憶装置制御回路２００
から送出される信号によりその記憶動作および読み出し
動作が制御される。記憶装置１９０から読み出されるｎ
ビツトのデイジタル情報は、Ｄ／Ａ変換器２１０および
バツフアレジスタ２２０に並列的に供給される。上記Ｄ
／Ａ変換器２１０からは端子２１１を介して、上記ｎビ
ツトのデイジタル情報に対応したアナログ情報が送出さ
れ、一方バツフアレジスタ２２０は、前記ｎビツトのデ
イジタル情報を一旦記憶すると共に、端子２２１１〜２
２１ｎを介して送出する。次に上記のように接続構成さ
れた回路の動作について第５図〜第７図を併用して説明
する。先ずクロツクパルス発生器１００は、第５図ａに
示すようなタイミングでクロツクパルスＣｐを連続して
出力する。上記クロツクパルス発生器１００から出力し
たクロツクパルスＣｐは、スタート設定カウンタ１１０
、ゲート回路１２０および分周器１３０に入力する。上
記分周器１３０はクロツクパルスＣｐを１／ｍに分周し
て１／ｍ分周パルスを出力する。上記１／ｍ分周パルス
は、パルス発生器１４０に入力する。このパルス発生器
１４０は、第５図ｂに示すようなタイミングで入力パル
スＰ１を発生し、供試回路装置１５０に出力する。上記
供試回路装置１５０は、第５図ｃに示すような応答出力
信号ＳＧを出力する。上記応答出力信号ＳＧは、バツフ
アアンプ１６０を介してＡ／Ｄ変換器１７０を構成する
比較回路１７１に入力する。一方タロツクパルス発生器
１００から出力したクロツクパルスＣｐは、スタート設
定カウンタ１１０に入力する。上記スタート設定カウン
タは、最初前記パルス発生器１４０から出力する入力パ
ルスの立ち上りに同期して、第５図ｄに示すような論理
レベル６１″のスタート設定信号Ｓｓを出力する。そし
て記憶開始点Ｔｗが指定されると、その時点で上記スタ
ート設定信号Ｓｓは論理レベノピＯ″となる。上記スタ
ート設定信号Ｓ８およびクロツクパルスＣｐが入力する
ゲート回路１２０は、前記記憶開始点Ｔｗが指定された
時点すなわち上記スタート設定信号Ｓｓが、論理レベル
゛０”になつた時点から、クロツクパルスＣｐを順次出
力する。上記クロツクパルスＣｐが入力するｌ／ｎ分周
器１８１は、上記クロツクパルスＣｐを１／ｎ分周して
第２のｎ進リングカウンタに出力する。一方前記ゲート
回路１２０から出力するクロツクパルスＣｐは、第１の
ｎ進リングカウンタ１８２に入力する。上記第１のｎ進
リングカウンタ１８２は、その第１〜第ｎ桁の出力端か
ら第６図ｂ１〜Ｂｎに示すようなビツト信号ｂ１〜Ｂｎ
を幀次出力する。また前記第２のｎ進リングカウンタ１
８３゛も同様に、その第１〜第ｎ桁の出力端から第６図
Ｃ，〜Ｃｎに示すようなビツト信号Ｂ１〜Ｂｎを順次出
力する。この第１のｎ進リングカウンタ１８２および第
２のｎ進リングカウンタ１８３のそれぞれ第１〜第ｎ桁
のビツト信号は、並列的に第１〜第ｎ桁のアンドゲート
１８４，〜１８４ｎ、に入力する。そしてさらに上記第
１〜第ｎ桁のアンドゲート１８４，〜１８４ｎの出力は
、オアゲート１８５に入力する。したがつてこのオアゲ
ートは、ｎ個のクロツクパルスＣｐを第６図ｄに示すよ
うにそれぞれ異なつたタイミングでｎ回出力するタイミ
ングパルスＰＴを出力する。上記タイミングパルスＰＴ
が入力するＡ／Ｄ変換回路１７０において、先ず一番最
初に第６図ｄに示す第１回第１番目のタイミングパルス
〔１１〕が、ｎ進リングカウンタ１７６に入力する。こ
のときｎ進リングカウンタ１７６の第１桁の出力端が、
所定期間論理レベル゛ビとなる。したがつて第１桁のア
ンドゲート１７２１および第１桁のオアゲート１７４１
の入力端も論理レベル゛ｌ″となる。次に論理レベル６
１″が入力する上記第１のオアゲート１７４１も、論理
レベル１１゛を基準レベル発生回路１７５の第１桁の入
力端に入力する。この基準レベル発生回路１７５は、そ
の出力端から基準レベルＶｒ（ｒ＝１／２ｆ）を前記比
較回路１７１に出力する。比較回路１７１は前記供試回
路装置１５０からバツフアアンプ１６０を介して入力し
た応答出力信号ＳＧのレベルと上記基準レベルＶｒとを
基準レベル発生回路１７５から基準レベルｒが出力され
るタイミング時（第５図ｃにおけるＤ，点）比較する。
そして上記比較回路１７１は、上記基準レベルＶｒが上
記応答出力信号ＳＧＯ）Ｄ１点におけるレベルの範囲内
にあれば、論理レベル゛１゛を出力する。一方基準レベ
ルｒが応答出力信号ＳＧＯ）Ｄ１点のレベル範囲外であ
れば、上記比較回路１７１は論理レベル８０゛を出力す
る。今比較回路１７１が論理レベル６１゛を出力すると
、この論理レベル６１゛は第１〜第ｎ桁のアンドゲート
１７２１〜１７２ｎに並列的に入力する。ところで第１
回第１番目のタイミングレぐノレス〔１０が入力した前
記ｎ進リングカウンタ１７６はその第１桁の出力端のみ
が論理レベル゛１”であるので、第１桁のアンドゲート
１７２１のみが記憶回路１７３の第１桁のＲ／Ｓフリツ
プフロツプをトリガする。したがつて記憶回路１７３の
第１桁のみが論理レベル″１″を記憶する。そして上記
記憶回路１７３は、その第１桁のＲ／Ｓフリツプフロツ
プから論理レベル６１″を前記第１のオアゲート１７４
１および記憶装置の第１桁入力端に入力する。次に前記
オアゲー口８５が、第１回第２番目のタイミングパルス
〔１２〕をｎ進リングカウンタ１７６に入力する。この
ときには、上記ｎ進リングカウンタ１７６の第２桁の出
力端が所定期間論理レベル６１″となる。したがつて第
２桁のアンドゲート１７２２および第２のオアゲート１
７４２の入力端も論理レベル０１″となる。さらに基準
レベル発生回路１７５の第２桁の入力端も論理レベル６
１１となる。したがつてこの基準レベル発生回路１７５
は、仮りに前記記憶回路１７３の第１桁のＲ／Ｓフリツ
プフロツプに論理レベル６１１が記憶されていれば、そ
の出力端から（１／２＋１／４）Ｖｆなる基準レベルＶ
ｒを出力する。一方前記記憶回路１７３の第１桁のＲ／
Ｓフリツプフロツプに論理レベル６１″が記憶されてい
なければ、基準レベル発生回路１７５はその出力端から
１／４ｆなる基準レベルのみ出力する。以下同様に比較
回路１７１は、応答信号ＳＧＯＤｌ点とｎ進リングカウ
ンタ１７６によつて設定され基準レベル発生回路１７５
から出力されるｎ通りの基準レベルを比較する。したが
つて応答信号ＳＧＯ）Ｄ１点のレベルは、最終的に記憶
回路１７３にｎビツトのデイジタル情報として記憶され
る。次に記憶制御回路２００は記憶装置１９０に書き込
み信号を与える。この記憶装置１９０は、その入力端に
印加し記憶回路１７３から出力される応答信号ＳＧＯＤ
ｌ点のｎビツトのデイジタル情報を記憶する。次に前記
オアゲー口８５は、第６図ｄに示す第２回のｎ個のタイ
ミングパルス〔２０〜〔２ｎ〕をｎ進リングカウンタ１
７６に出力する。

この第２回のｎ個のタイミングパルスは、第６図に示す
ように第１回のｎ個のタイミングパルス〔１１〕〜〔１
ｎ〕とくらべて、１クロツクパルス分遅れたものとなつ
ている。したがつて基準レベル発生回路１７５は、応答
信号ＳＧＯＤｌ点から１クロツクパルス分遅れた点Ｄ２
に同期してｎ個の基準レベルを比較回路１７１に出力す
る。なおこの場合には、記憶回路１７３にはＤ２点のレ
ベルに相当するデイジタル情報が記憶される。次に記憶
制御回路２００が、記憶装置１９０に書き込み信号を与
えることにより、記憶装置１９０は応答信号ＳＧ（７）
Ｄ２点のｎビツトのデイジタル情報を記憶する。以下同
様にオアゲート１８５が、それぞれ１クロツクパルス分
遅れた第３回〜第ｎ回のタイミングパルス〔３１〕〜〔
３ｎ〕、〔ｎ１〕〜〔Ｎｎ〕を出力する毎に、記憶装置
１９０は応答信号ＳＧＯＤ３〜Ｄｎ点に対応したデイジ
タル情報を記憶する。なお第７図は、応答信号ＳＧＯＤ
ｌ〜Ｄｎ点のＡ／Ｄ変換、およびＡ／Ｄ変換されたデイ
ジタル情報の記憶装置１９０への記憶動作のタイミング
チヤートで、第７図Ｄ２に示すように、Ｄ１点のＡ／Ｄ
変換が行なわれた後１入力パルス分の期間内でＤ，点の
デイジタル情報が記憶装置１９０に記憶される。応答信
号ＳＧＯ）Ｄ１〜Ｄｎ点に対応したデイジタル情報が、
記憶装置１９０によつて記憶された後は、必要に応じ記
憶制御回路２００から読み出し信号を記憶装置に出力す
ることにより、記憶装置１９０はＤ１点のｎビツトのデ
イジタル情報を順次出力する。

上記記憶装置１９０から出力するｎビツトのデイジタル
情報が入力するＤ／Ａ変換器２１０は、このデイジタル
情報をＤ／Ａ変換して出力端子２１１を介して外部に応
答信号ＳＧの各点に対応したアナログ情報を出力する。
一方上記ｎビツトのデイジタル情報が入力するバツフア
レジスタ２２０は、このｎビツトのデイジタル情報を端
子２２１１〜２２１ｎを介して任意の速度で外部に出力
する。上記の方式ではサンプル・ホールド回路等のアナ
ログ要素を含まないので、Ａ／Ｄ変換回路１７０におい
ては極めて高速度に変換が可能である。

また装置には何ら特殊な回路は用いていないので簡単に
構成することができる。また記憶精度も各回路のビツト
数を増加させるだけでよいので、必要に応じて精度を゛
高めることができる。さらに各構成要素は、集積回路に
より容易に構成できるので価格を大幅に下げることが可
能である。以上説明したようにこの発明によれば、極め
て高速な繰り返し波形を記憶できると共に装置構成が簡
単な繰り返し波形の記憶方式を提供できる。

【図面の簡単な説明】

第１図は従来の波形記憶装置のプロツク図、第２図およ
び第３図は従来の装置の動作を説明するためのタイムチ
ヤート、第４図はこの発明の一実施例によるプロツク図
、第５図〜第７図はそれぞれ上記実施例を説明するため
のタイムチヤートである。 １００・・・・・・クロツクパルス発生器、１１０・・
・・・・スタート設定カウンタ、１２０・・・・・・ゲ
ート回路、１３０・・・・・・分周器、１４０・・・・
・・パルス発生器、１５０・・・・・・供試回路装置、
１６０・・・・・・バツフアアンプ、１７０・・・・・
・Ａ／Ｄ変換回路、１７１・・・・・ルベル比較回路、
１７２１〜１７２ｎ・・・・・・アンドゲート、１７３
・・・・・・記憶回路、１７４１〜１７４ｎ・・・・・
・オアゲート、１７５・・・・・・基準レベル発生回路
、１７６・・・・・・ｎ進リングカウンタ、１８０・・
・・・・タイミングパルス発生回路、１８１・・・・・
・１／ｎ分周器、１８２，１８３・・・・・・ｎ進リン
グカウンタ、１８４，〜１８４ｎ・・・・・・アンドゲ
ート、１８５・・・・・・オアゲート、１９０・・・・
・・記憶装置、２００・・・・・・記憶制御回路、２１
０・・・・・・Ｄ／Ａ変換器、２１１・・・・・・端子
、２２０・・・・・・バツフアレジスタ、２２１１〜２
２１ｎ・・・・・・端子。

Claims (1)

【特許請求の範囲】
1. １ 繰り返し波形が入力するレベル比較手段と、このレ
   ベル比較手段に上記繰り返し波形上の任意の１点に同期
   してｎ通りの異なつた基準レベルを順次出力する基準レ
   ベル発生手段と、上記レベル比較回路でのレベル比較結
   果を記憶する第１の記憶手段と、上記基準レベル発生手
   段がｎ通りの基準レベルを出力するためのｎ個の設定信
   号を順次基準レベル発生手段に出力する設定信号発生手
   段と、この設定信号発生手段に前記基準レベル発生手段
   が繰り返し波形上の同期する点を順次移動していくよう
   なタイミングの異なつたタイミングパルスを入力するタ
   イミングパルス発生手段と、前記第１の記憶手段に記憶
   される繰り返し波形上の複数点のレベル比較結果を順次
   記憶する第２の記憶手段とを具備したことを特徴とする
   繰り返し波形の記憶方式。