JPH0243645A - 記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は記憶装置、特に逐次的なアドレスの書込みが多
発する記憶装置に関する。

〔従来の技術〕

従来、この種の記憶装置はアドレスポインタまたは記憶
領域内に設定されたネクストアドレスなどによりアドレ
スが指定され、アクセスタイミングに合わせたタイミン
グで記憶内容のデータを入力し、逐一、書込みを行って
いる。

〔発明が解決しようとする課題〕

上述した従来の記憶装置では、この記憶装置を使用する
システムが書込みの都度アドレスと記憶すべきデータを
準備して与えるため、書込み速度を早くすることができ
ず、システムの処理速度を向上させることが困難である
という欠点がある。

〔課題を解決するための手段〕

本発明の記憶装置は、アドレスの上位ビットＧ、：よリ
アドレッシング−される記憶回路と、前記アドレスの下
位ビットの任意のビット数を設定し、少なくとも２つの
異なるクロックのうちの指定されたクロックによりカウ
ントアツプするカウンタと、このカウンタの出力により
前記記憶回路へ入力するデータを選択してラッチする選
択回路と、この選択回路にラッチされたデータをラッチ
して前記記憶回路の書込みデータとするラッチ回路とを
有することにより構成される。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の一実施例のブロック図で、第２図は第
１図の選択回路の更に詳細なブロック図である。第１図
および第２図において、ラッチ回路２はアドレスの上位
ビット１をクロックＣ１に同期してラッチし、この上位
ビット１で指定される記憶回路３のアドレスにアクセス
する。カウンタ６はこの記憶装置の上位装置からアドレ
スの下位ビット９の数値が設定され、クロック変更回路
１０により指定されるクロックＣ１またはクロックＣ１
の複数倍の速度のクロックＣ２に従って、設定された数
値からカウントアツプする。選択回路５は記憶データ幅
の複数のラッチ回路４１゜４２・・・４Ｎと、このラッ
チ回路に付加されているイネーブル信号生成回路５１．
５２・・・５Ｎとを有していて、カウンタ６からのクロ
ックＣ２の立上りに同期したカウンタ出力信号１２によ
ってデータ１１の記憶データを順次ラッチ回路４１゜４
２・・・４Ｎにラッチすると共に、イネーブル信号生成
回路５１．５２・・・５Ｎからイネーブル信号を出力す
る。また選択回路５から出力される選択回路出力信号は
、クロックＣ１の逆相クロックＣ１の立上がりに同期し
てラッチ回路４ヘラツチされる。また同じくクロックＣ
１の立上がりに同期して全てのイネーブル信号もラッチ
回路４にラッチされる。更にまたイネーブルリセット信
号１３は次のクロックＣ１の立上がりに同期して、イネ
ーブル信号生成回路５１．・・・５Ｎへ入力されてイネ
ーブル信号を全てリセットし、同様にラッチ回路４はク
ロックＣ１の立上がりに同期して読込まれた選択回路の
出力信号とイネーブル信号との中で、イネーブル信号が
付加されているデータを記憶回路３へ入力させる。

第３図は、第１図および第２図のタイミングチャートで
ある。クロックＣ１は記憶回路３のアクセス・タイムに
依存したクロックであり、記憶回路３はクロックＣ１の
立上がりに同期している。クロックＣ２はクロックＣ１
より周期の短いクロックであり、カウンタ６はクロック
Ｃ１又はＣ２に同期してカウントする。クロック変更信
号はクロック変更回路１０からカウンタ６へ送られる。

この信号がローレベルの場合にカウンタ６はクロックＣ
２に同期してカウントし、選択回路５を制御することに
よりデータ１１を高速に入力する。クロック変更信号が
ハイレベルの場合にはカウンタ６はクロックＣ１に同期
してデータ１１の入力を禁止する。クロックＣ１の次の
タイミングで、アドレス下位ビット９が初期設定され、
データ１１の取込みを開始する。選択回路５のラッチ回
路に付加されているイネーブル信号生成回路５１．５２
・・・５ＮはクロックＣ２の立上がりに同期してイネー
ブル信号を出力し、クロックＣ１の立上がりで入力され
るイネーブルリセット信号１３によりイネーブル信号を
リセットする。

第４図は第１図および第２図におけるデータ転送および
記憶の一例図である。第４図において、まず、入力のデ
ータ１１はクロックＣ２の立上がりのタイミングで“’
２１”　、”Ａ９””８Ｅ”、　　“ＣＦ　”の順序で
選択回路５内のラッチ回路４１．４２・・・４４へ読込
まれる。この読込みと同時にイネーブル信号が付加され
、このデータおよびイネーブル信号はクロックＣ１の立
上がりのタイミングでラッチ回路４へ出力される。

ラッチ回路４に読込まれたデータはアドレス上位ビット
“２′°を受けた記憶回路３にクロックＣ１の立上がり
のタイミングで書込まれることを示している。

〔発明の効果〕

以上説明したように本発明は、記憶回路のアクセスタイ
ムの中でアドレスの上位ビットを指定して、その下位ビ
ットにより指定される複数のアドレスの内容を同時にア
クセスし、記憶回路のアクセスより早いクロックで順次
選択回路の中のラッチ回路にデータを読込み、連続した
アドレスのデータを同時に記憶回路に書込むことができ
るので、記憶回路のアクセスタイムに依存されずに高速
にデータを記憶できる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図は第１
図の選択回路の詳細ブロック図、第３図は第１図の主要
点におけるタイミング図、第４図は第１図および第２図
におけるデータ転送および記憶の一例図である。 １・・・アドレスの上位ビット、２，４，４１゜４２〜
４Ｎ・・・ラッチ回路、３・・・記憶回路、５・・・選
択回路、６・・・カウンタ、９・・・アドレスの下位ビ
ット、１０・・・クロック変更回路、１１・・・データ
、１．２・・・カウンタ出力信号、１３・・・イネーブ
ルリセット信号。

Claims (1)

【特許請求の範囲】
1. アドレスの上位ビットによリアドレッシングされる記憶
   回路と、前記アドレスの下位ビットの任意のビット数を
   設定し、少なくとも２つの異なるクロックのうちの指定
   されたクロックによりカウントアップするカウンタと、
   このカウンタの出力により前記記憶回路へ入力するデー
   タを選択してラッチする選択回路と、この選択回路にラ
   ッチされたデータをラッチして前記記憶回路の書込みデ
   ータとするラッチ回路とを有することを特徴とする記憶
   装置。