JPS5948478B2 - 読出し専用メモリ - Google Patents

読出し専用メモリ

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JPS5948478B2
JPS5948478B2 JP56125161A JP12516181A JPS5948478B2 JP S5948478 B2 JPS5948478 B2 JP S5948478B2 JP 56125161 A JP56125161 A JP 56125161A JP 12516181 A JP12516181 A JP 12516181A JP S5948478 B2 JPS5948478 B2 JP S5948478B2
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JP
Japan
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potential
transistor
bit line
memory
transistors
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JP56125161A
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JPS5755595A (en
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ブルクハルト・ギ−ベル
ハンス・モ−ルマン
ロタ−ル・シユラ−ダ−
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Siemens Corp
Original Assignee
Siemens Corp
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Publication date
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Publication of JPS5755595A publication Critical patent/JPS5755595A/ja
Publication of JPS5948478B2 publication Critical patent/JPS5948478B2/ja
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
    • G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
    • G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices

Landscapes

  • Read Only Memory (AREA)
  • Static Random-Access Memory (AREA)

Description

【発明の詳細な説明】 この発明は行列配置のメモリセルから構成された読出し
専用メモリ（ＲＯＭ）に関するものでビツト線に接続さ
れた少くとも一つの選択トランジスタを含みビツト線デ
コーダによつて制御される選択回階がビツト線デコーダ
によつて選択されなくても導電状態となる値以下にこの
ビツト線の電位が低下することを阻止しようとするもの
である。
マトリツクス構成の不揮発性メモリが例えば８ビツト幅
のデータ出力端を持つときビツト線を８群に分割するこ
とは公知である。更に一つの群の中のビツト線の選出が
一つの列スイツチを通して行なわれ、このスイツチが選
び出されたビツト線を転送トランジスタを通して所属す
るデータ出力端子の読出し増幅器（センス増幅器）に結
びつけることも公知である。
−つの群には少くともその群に属するビツト線の数に等
しい個数の転送トランジスタが設けられている。分割さ
れた８群は互に同様な構成とするのが通例である。第１
図にこの発明の対象となる記憶装置のメモリセルフイー
ルドの中一つの入出力端に属する部分の接続図を示す。
この種のメモリセルフイールドは例えば２Ｋ個の記憶場
所を含み各記憶場所はそれぞれ一つのＭＯＳトランジス
タで構成されている。図にはメモリフイールド１０内に
メモリセルＸの二つのトランジスタＴＸｌとＴＸＮが示
されている。メモリトランジスタの一つの行はワード線
を通してワード線デコーダによつて制御される。図には
行Ｘに対してワード線デコーダ１１とワード線ＷＬｘが
示されている。メモリトランジスタの列制御はビツト線
を通して行われるが図には二つのビツト線ＢＬ，とＢＬ
ＮがメモリトランジスタＴｘ，とＴＸＮに対して示され
ている。ビツト線に沿つて選択トランジスタＴ，乃至Ｔ
Ｎが接続されそれらの一つを通して常に一つのビツト線
が図に示されていないビツト線デコーダからのアドレツ
シングによつて選出される。その他の選択トランジスタ
ＴＡ＜１５ＴＢを通してその時々にビツト線のサブグル
ープを選出することができる。情報は対応する選択トラ
ンジスタを通して読出し増幅器１２に与えられそこから
適当な処理電子回路に導かれる。上部のメモリ構成部分
は書込みと読出しが行われる本来の動作の外にパワーダ
ウン・モードと呼ばれる低電力又は低電流動作を行なう
ことが多い。これらの動作はよく知られているもので例
えば西独国特許出願公開第２７４２５２６号明細書中に
記載されている。低電流動作においては第１図のワード
線ＷＬｘに対応する総てのワード線が給電電圧。
ｏにほぼ等しい高電位に接続される。低電流動作から本
来の能動動作に移る際には選出された一つのワード線を
除く総てのワード線の電位レベルが同時に低いレベルに
下げられる。ワード線とビツト線の間に不可避的に存在
する容量結合（第１図にはその中の二つがＣｋ，および
ＣＫＮとして破線で示されている）のため総てのビツト
線に負電荷が誘起される。その結果生ずるビツト線電圧
の低下の大きさは寄生ビツト線容量値ＣＢＬｌ及至ＣＢ
ＬＮに対する結合容量値の比によつて決められる。低電
流動作から能動動作への移行が終つたときのビツト電圧
の大きさもこの移行の開始時のビツト線電圧の大きさに
よつて決定される。ビツト線電圧のこのような低下によ
り選択トランジスタのゲート・ソース間電圧がゲートの
低い電位レベルにも拘らずしきい値電圧より高くなるた
め選択トランジスタＴ，乃至ＴＮまたはＴＡとＴＢ又は
それらの総てがビツト線デコーダによつて選出されない
ゲートを持つものであつても導電状態になるという情況
が生じ得る。
読出し増幅器（第１図の１２）から出て選出されない選
択トランジスタを通して流れる電流のため読出し増幅器
による選出されたビツト線の充電が遅らされその結果読
出しが可能となることがある。
この現象に基き能動動作への移行に際してのアクセス時
間は著しく長くなり例えは４００ｎｓから１０００ｎｓ
に増大することがある。この発明の目的は上記のワード
線とビツト線の間の容量結合に基くビツト線電位の降下
を避けることを可能にすることである。
この目的は冒頭に挙げた読出し専用メモリにおいて各ビ
ツト線に電流供給分枝を接続しビツト線デコーダによつ
て選出されなかつた選択回路においてその選択トランジ
スタのゲート電位とその時のビツト線電位との差が絶対
値においてそれぞれの選択トランジスタのしきい値電圧
より小さくなるような電流をこの電流供給分枝を通して
ビツト線に導くことによつて達成される。
この発明による回路装置の種々の実施形態は特許請求の
範囲第２項以下に示されている。
図面に示した実施例についてこの発明を更に詳細に説明
する。
第１図の実施例ではビツト線ＢＬＩ乃至ＢＬＮに対して
（図にはその中ＢＬ，とＢＬＮだけが示されている）プ
ロツク１５で表わされた電流供給分枝が設けられ、ビツ
ト線デコーダ（これは図面に示されていない）によつて
選出されなかつた選択回路１６内の選択トランジスタ（
Ｔ，乃至ＴＮおよびＴＡ，ＴＢ）に対して選択トランジ
スタのゲートとそれぞれのビツト線の間の電位差が絶対
値において対応する選択トランジスタのしきい値電圧よ
り小さくなる電流がこの電流供給分枝を通して各ビツト
線に導かれる。第２図に示された電流供給分枝１５の実
施例は抵抗Ｒ１乃至ＲＮによつて構成される。
これらの抵抗の一端はビツト線ＢＬＩ乃至ＢＬＮに、他
端は第一電位Ｐ１に接続され、各抵抗の抵抗値と電位Ｐ
１の値は選出されなかつた選択トランジスタ例えばＴ，
とＴＡには電流が流れないように選ばれる。抵抗Ｒ，乃
至ＲＮはこの場合オーム抵抗である。別の実施例では抵
抗を負荷として接続されたＭＯＳトランジスタで構成す
ることも可能である。このように実施形態を第３図に示
す。ＴＬＩ乃至ＴＬＮが負荷接続のＭＯＳトランジスタ
である。その他の点で第３図の実施列は第２図のものと
−致する。第４図に示した電流供給分枝はＭＯＳトラン
ジスタＴＢ，乃至ＴＢＮから構成され、それらのソース
・ドレン区間の一端はそれぞれのビツト線（ＢＬ，乃至
ＢＬＮ）に、他端は電位Ｐ，又は給電電圧Ｖｃｃに接続
され、ゲートには共通に電位Ｐ２が加えら札これらの電
位は非選出選択トランジスタ例えば第１図のＴ，，ＴＡ
には電流が流れないように選ばれる。
一つの方法としては第２図乃至第４図の実施例において
電位Ｐ１とＰ２を一定とし、特に電位Ｐ１は第４図のよ
うに給電電圧に等しくする。
第４図の実施例の場合ＭＯＳトランジスタＴＢＩ乃至Ｔ
ＢＮを同型式としてそのしきい値電圧を選択回路のトラ
ンジスタＴ，乃至ＴＮおよびＴＡ，ＴＢと等しくし、更
に第二電位Ｐ２を選出されていない選択トランジスタ例
えばＴ，，ＴＡ中の最低ゲート電位よりも高く選ぶと特
に有効である。
第５図に第二電位Ｐ２を作るための二つのＭＯＳトラン
ジスタＴ２Ｏ（！： Ｔ２，から構成された分圧回路を
示す。
給電電圧に接続されたトランジスタＴ２Ｏは負荷として
接続され、基準電位に接続されたトランジスタＴ２，は
第４図の電流供給分枝のトランジスタＴＢ，乃至ＴＢＮ
と同型式でありほぼ等しいしきい値電圧を持つ。この発
明が対象としている半導体メモリには低電流動作を表わ
す信号が導かれメモリの特定の回路の動作を遮断して電
力を節約する。
この信号は通常ＰＤという記号で表わされ対応する電流
供給分枝を選んで電流を供給する。その実例を第６図に
示す。この回路には給電電圧Ｖｃｃが加えられ、低電流
動作を命令する信号ＰＤによつて制御される第一ＭＯＳ
トランジスタＴ３Ｏと第一トランジスタと直列に規準電
位に接続された第二のＭＯＳトランジスタＴ３ｌが含ま
れる。第二トランジスタＴ３，はゲートとドレンが結合
され第４図に示した電流供給分枝のトランジスタＴＢＩ
乃至ＴＢＮと同型式でありほぼ等しいしきい値電圧を持
つ。ＭＯＳトランジスタＴ３ＯとＴ３，の結合点から電
位Ｐ２が引き出され、電流供給分枝のトランジスタＴＢ
Ｉ乃至ＴＢＮのゲートに接続される。
【図面の簡単な説明】
第１図はこの発明による回路装置の一般的の接続図、第
２図乃至第４図はこの発明の回路装置に使用される電流
供給分枝の三種の実施例、第５図と第６図は特定の電位
を作るための分圧回路の二つの実施例を示す。 第１図において、１０：メモリセルマトリツクス、１１
：ワード線デコーダ、１２：読出し増幅器、１５：電流
供給分枝。

Claims (1)

  1. 【特許請求の範囲】 １ ビット線デコーダによつて選出されなかつた選択回
    路１６の選択トランジスタＴ＿１，Ｔ＿Ａ；Ｔ＿２，Ｔ
    ＿Ａ；……Ｔ＿Ｎ，Ｔ＿Ｂのゲート電位とビット線電位
    との間の差がそれぞれの選択トランジスタのしきい値電
    圧よりも絶対値において小さくなる電流を各ビット線Ｂ
    Ｌ＿１乃至ＢＬ＿Ｎに供給する電流供給分枝１５が各ビ
    ット線に接続されていることを特徴とするマトリックス
    を構成する読出し専用メモリ。 ２ 各電流供給分枝が一つの抵抗Ｒ＿１乃至Ｒ＿Ｎで構
    成され、この抵抗は一方では各ビット線ＢＬ＿１乃至Ｂ
    Ｌ＿Ｎに結ばれ他方では第一電位Ｐ＿１に接続され、そ
    の抵抗値と電位の値は選択されなかつた選択回路には電
    流が流れないように選定されていることを特徴とする特
    許請求の範囲第１項記載のメモリ。 ３ 抵抗Ｒ＿１乃至Ｒ＿Ｎがオーム抵抗であることを特
    徴とする特許請求の範囲第２項記載のメモリ。 ４ 抵抗が負荷接続のＭＯＳトランジスタＴ＿Ｌ＿１乃
    至Ｔ＿Ｌ＿Ｎで構成されていることを特徴とする特許請
    求の範囲第２項記載のメモリ。 ５ 各電流供給分枝が一つのＭＯＳトランジスタＴ＿Ｂ
    ＿１乃至Ｔ＿Ｂ＿Ｎで構成されこのトランジスタはその
    ソース・ドレン区間が一方ではそれぞれのビット線Ｂ＿
    Ｌ＿１乃至Ｂ＿Ｌ＿Ｎに、他方では第一電位Ｐ、に接続
    され、ゲートが第二電位Ｐ２に接続され、これらの電位
    は選択されなかつた選択回路には電流が流れないように
    選定されていることを特徴とする特許請求の範囲第１項
    記載のメモリ。 ６ 第一電位と第二電位の一方又は双方が時間的に一定
    であることを特徴とする特許請求の範囲第５項記載のメ
    モリ。 ７ 第一電位が給電電圧Ｖ＿Ｃ＿Ｃに等しいことを特徴
    とする特許請求の範囲第５項記載のメモリ。 ８ 第一電位と第二電位の一方又は双方がクロックパル
    スとなつていることを特徴とする特許請求の範囲第５項
    記載のメモリ。 ９ 電流供給分枝のＭＯＳトランジスタＴ＿Ｂ＿１乃至
    Ｔ＿Ｂ＿Ｎが選択トランジスタＴ＿１乃至Ｔ＿Ｎ，Ｔ＿
    Ａ，Ｔ＿３と同じ型式であり等しいしきい値電圧を持つ
    こと、第二電位が選択されなかつた選択回路１６の少く
    とも一つの選択トランジスタのゲート電位よりも高いこ
    とを特徴とする特許請求の範囲第１項乃至第５項および
    第８項の一つに記載のメモリ。 １０ 第二電位を作るため二つのＭＯＳトランジスタＴ
    ＿２＿０，Ｔ＿２＿１で構成される分圧器が設けられ、
    給電電圧が加えられるトランジスタＴ＿２＿０は負荷と
    して接続され、規準電位に接続されゲートとドレンが結
    ばれたトランジスタＴ＿２＿１は電流供給分枝のトラン
    ジスタＴ＿Ｂ＿１乃至Ｔ＿Ｂ＿Ｎと同型式でありほぼ等
    しいしきい値電圧を持ち、第二電位は分圧器の分圧端子
    ２０から取り出されることを特徴とする特許請求の範囲
    第９項記載のメモリ。 １１ 給電電圧Ｖ＿Ｃ＿Ｃが加えられ低電流動作を表わ
    す信号＠ＰＤ＠によつて制御される第一ＭＯＳトランジ
    スタＴ＿３＿０と、第一トランジスタと直列に規準電位
    に接続されゲートとドレンが結ばれた第二ＭＯＳトラン
    ジスタＴ＿３＿１から構成され、この第二ＭＯＳトラン
    ジスタが電流供給分枝のトランジスタＴ＿Ｂ＿１乃至Ｔ
    ＿Ｂ＿Ｎと同型式でありほぼ等しいしきい値電圧を持ち
    、両トランジスタＴ＿３＿０，Ｔ＿３＿１の結合点３０
    から第二電位が取り出されることを特徴とする低電流動
    作と能動動作の間で切換え可能の読出し専用メモリに対
    する特許請求の範囲第９項記載のメモリ。
JP56125161A 1980-08-14 1981-08-10 読出し専用メモリ Expired JPS5948478B2 (ja)

Applications Claiming Priority (2)

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DE19803030867 DE3030867A1 (de) 1980-08-14 1980-08-14 Schaltungsanordnung fuer einen in zeilen und spalten organisierten festwertspeicher zur vermeidung des absinkens von bitleitunspotenialen
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Publication Number Publication Date
JPS5755595A JPS5755595A (en) 1982-04-02
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