JP3779480B2 - 半導体記憶装置 - Google Patents
半導体記憶装置 Download PDFInfo
- Publication number
- JP3779480B2 JP3779480B2 JP3342699A JP3342699A JP3779480B2 JP 3779480 B2 JP3779480 B2 JP 3779480B2 JP 3342699 A JP3342699 A JP 3342699A JP 3342699 A JP3342699 A JP 3342699A JP 3779480 B2 JP3779480 B2 JP 3779480B2
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- memory cell
- stage
- main bit
- sub
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 21
- 238000010586 diagram Methods 0.000 description 32
- 230000003071 parasitic effect Effects 0.000 description 5
- 238000003491 array Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/18—Auxiliary circuits, e.g. for writing into memory
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/24—Bit-line control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
- G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/18—Bit line organisation; Bit line lay-out
Landscapes
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、特に主ビット線と副ビット線よりなる階層ビット線方式の半導体記憶装置に関する。
【０００２】
【従来の技術】
半導体記憶装置において、高密度化、及びワード線の容量の低減を図るため、従来より、ワード線を主ワード線（「グローバルワード線」ともいう）と副ワード線に分割する主／副ワード線型のアレイ構成が用いられている。
【０００３】
図１４は、主／副ワード線型のアレイ構成の半導体記置装置の構成の一例を示すブロック図であり、ＥＥＰＲＯＭ（電気的に消去及びプログラム可能な読み出し専用メモリ）の構成を示したものである。図１４を参照すると、各メモリセルアレイ１には、アレイ電源回路４、Ｘサブデコーダ９、及びＹスイッチ２が設けられており、メモリセルアレイ上のビット線（不図示）はＹスイッチを介してデータバスに接続され読み出し書き込み回路に接続される。アレイ電源回路４には、書込時、及び消去時に応じてアレイ電源制御回路５からの制御信号が供給される。
【０００４】
図１４に示す構成の半導体記憶装置においては、ＸデコーダをＸメインデコーダ８とＸサブデコーダ９により構成することで、Ｘデコーダのサイズを縮小することができる。しかしながら、Ｘメインデコーダ８からの主ワード線を、各メモリセルアレイ上を通過して、各Ｘサブデコーダ９に供給するための配線が必要とされており、メモリセルアレイ１内のビット線（不図示）を第１配線層、主ワード線（不図示）を第２配線層とすると、メモリセルアレイ上にさらに配線層を増やし、周辺領域等に配線領域を設けない限り、階層ビット線構造は実現不可能である。このため、データバス領域が設けられており、メモリセルアレイのビット線は、Ｙスイッチ２を介してデータバス７に接続され、読み出し書き込み回路６への読み出しデータ、読み出し書き込み回路６からの書き込みデータが供給される。またメモリセルアレイ領域の周辺にアレイ電源制御回路５からの電源制御線が配線され各メモリセルアレイのアレイ電源回路４に接続する構成とされている。
【０００５】
図１５は、主／副ビット線型のアレイ構成のＥＥＰＲＯＭの構成を示すブロック図であり、図１６は、その詳細構成を示す図である（米国特許ＵＳＰ 5,126,808参照）。
【０００６】
図１５を参照すると、各メモリセルアレイ１には、Ｙスイッチ２、アレイ電源回路４、Ｘデコーダ３を備え、主ビット線は、図中縦方向に、各メモリセルアレイ上を通過して読み出し書き込み回路６に接続されている。各メモリセルアレイにおいて、メモリセルトランジスタのドレインに共通接続する副ビット線は、Ｙスイッチを介して主ビット線に接続されている。
【０００７】
図１６を参照すると、アレイ５００において、ＥＥＰＲＯＭセル（00,0）…（mn,k）が（k+1）本のカラム100-0から100-k、（m+1）(n+1）本のロウ、200-00から200-mn分配設されており、各ロウ２００では、ワード線ＷＬが該ロウ内のＥＥＰＲＯＭセルのコントロールゲートに接続されている。
【０００８】
アレイ５００は、複数のページ選択トランジスタ（0、0）から（m,k）を備えている。ページ選択トランジスタ（0、0）から（m,k）は、（m+1）行、300-0〜300-mに配設され、各行はｋ＋１個のページ選択トランジスタを有している。ページ選択トランジスタ（ｉ,j）（iはページ、ｊはカラム）のドレイン／ソースはビットラインＢＬｊに接続される。例えばカラム100-0内のページ選択トランジスタ（0、0）のドレイン／ソースはビットラインＢＬ０に接続される。
【０００９】
ページ４００−ｊのカラム１００−ｊにおいて、ＥＥＰＲＯＭセルのドレインは、ページビット線ＢＬｊに接続しており、アレイ５００内のセルのソースは共通接続されている。
【００１０】
図１５に示した構成は、図１４に示した主／副ワード線構成と比較して、データバス領域を削減できるものの、アレイ電源回路への電源線や制御信号線の領域が必要となる。
【００１１】
なお、主／副ビット線の階層ビット線方式に関する文献として、例えば特開平４−３１１９００号公報等には、階層ビット線方式のＲＯＭにおいて、読み出すメモリセルの位置にかかわりなく放電電流に対する抵抗値を一定とする技術が、に開示されている。
【００１２】
【発明が解決しようとする課題】
上記したように、従来の半導体記憶装置の構成では、メモリセルアレイからのデータバスや、アレイ電源回路への電源線や制御信号線などの配線領域をメモリセルアレイ周辺に設けることが必要とされており、このためチップサイズを縮小することが困難である、という問題点を有している。
【００１３】
たとえば５１２ワード×１０２４カラムのメモリセルアレイについて、主／副ビット線が１：２構成（１本の主ビット線に副ビット線２本）の場合、第１配線層には１０２４本の副ビット線、第２配線層には５１２本の主ビット線が配線されることになるが、通常、第２配線層は、第１配線層の１／２程度の配線率とされているため、この場合、第２配線層においては、主ビット線を配線しただけで、配線領域が一杯となり、他の制御信号等は、メモリセルアレイ周辺等に設ける必要ある。
【００１４】
すなわち、メモリセルアレイ上に、任意の信号線を配置することができず、チップ面積の縮小化を阻止している。
【００１５】
したがって、本発明は、上記問題点に鑑みてなされたものであって、その目的は、チップ面積を縮減可能とする半導体記憶装置を提供することにある。
【００１６】
【課題を解決するための手段】
前記目的を達成する本発明は、複数のメモリセルアレイを備え、前記各メモリセルアレイにおいて、複数のメモリセルトランジスタのドレインが共通接続されてなる複数本の副ビット線に対して一本の主ビット線を備え、複数本の前記副ビット線は、前記各副ビット線に対して設けられた１段目のＹスイッチの一端にそれぞれ接続されており、予め定められた個数毎に１段目の前記Ｙスイッチの他端は共通接続され該共通接続点が対応する一つの２段目のＹスイッチの一端に接続されており、予め定められた個数毎に２段目の前記Ｙスイッチの他端は共通接続され該共通接続点が対応する前記一本の主ビット線に共通に接続されており、
同一段の複数のＹスイッチの制御端子には、前記複数のＹスイッチの各々に対応した複数のカラム選択信号がそれぞれ個別に入力されており、前記主ビット線は、それぞれ、３段目のＹスイッチを介して、読み出し書き込み回路に接続されている構成としたものである。
【００１７】
より詳細には、本発明は、複数のメモリセルトランジスタのドレインが共通接続されてなる副ビット線の複数本に対して一本の主ビット線を備え、前記複数の副ビット線は、それぞれ１段目の複数のＹスイッチの一端に接続され、前記１段目の複数のＹスイッチの制御端子には、前記複数のＹスイッチの各々に対応した複数のカラム選択信号がそれぞれ入力されており、前記１段目の複数のＹスイッチの他端は共通接続され、カラム選択信号を制御端子に入力とする２段目のＹスイッチを介して前記主ビット線に接続される、構成とされている。また上記目的は、特許請求の範囲の請求項３乃至１０のいずれによっても達成される。
【００１８】
【発明の実施の形態】
本発明の実施の形態の形態について以下に説明する。本発明は、例えば一括消去型ＥＥＰＰＯＭ（フラッシュメモリ）のアレイ構成において、主／副ビット線の階層ビット線構成を採用し、且つ主ビット線の配置単位は複数の主ビット線の間に主ビット線と同じ配線層で他の信号線や電源線を配置可能な間隔になるように設定するようにしたものである。
【００１９】
より詳細には、本発明の半導体記憶装置は、その好ましい実施の形態において、例えば図１１を参照すると、メモリセルトランジスタのドレインが共通接続されてなる副ビット線複数本に対して一本の主ビット線を備え、前記複数の副ビット線は、それぞれカラム選択信号（Ｙ１＿０〜Ｙ１＿ｍ）を制御端子に入力とする１段目のスイッチ（ＴＳ０＿１＿０〜ＴＳ０＿１＿ｍ）の一端に接続され、前記１段目のスイッチの他端は共通接続され、カラム選択信号（Ｙ２＿０〜Ｙ２＿ｎ）を制御端子に入力とする２段目のスイッチ（ＴＳ０＿２＿０〜ＴＳ０＿２＿ｎ）を介して前記主ビット線（Ｉ／Ｏ ０）に接続される構成とされている。
【００２０】
また本発明の実施の形態においては、図１２を参照すると、前記主ビット線がカラム選択信号（Ｙ３＿０〜Ｙ３＿３）を制御端子に入力とする３段目のスイッチを介して読み出し書き込み回路に接続する構成としてもよい。
【００２１】
そして、本発明の実施の形態においては、副ビット線が第１配線層に配線されており、前記主ビット線が第２配線層に配線され、前記第２配線層には、前記主ビット線の間の領域に、電源線、グランド線等の電源線、制御信号、及び書き込み消去時の電圧制御信号が配線される。
【００２２】
さらに本発明の実施の形態においては、Ｙスイッチをメモリセルアレイの両側に備えてもよい。すなわち副ビット線に接続する１段目のＹスイッチが、互いに隣合う副ビット線について副ビット線の一端と他端とに交互に接続され、前記１段目のＹスイッチに接続する２段目のスイッチも、前記１段目のスイッチに対応して交互に配置されている。
【００２３】
本発明の実施の形態によれば、メモリセルアレイ上に任意の信号線や電源線の配置が可能となり、チップ上の配線エリアを削減し、チップサイズを縮小することができる。またＹスイッチを、メモリセルアレイの両側に千鳥状に交互に配置することにより、サイズを縮減するものである。
【００２４】
また主ビット線にはスイッチトランジスタを介して副ビット線が接続されており、読み出し書き込み回路側からみたビット線の寄生容量とメモリセルのリーク電流を削減している。
【００２５】
【実施例】
本発明の実施例について図面を参照して以下に説明する。図１は、本発明を一実施例における半導体記憶装置の全体の配置構成を示すプロック図である。図１を参照すると、本発明の一実施例においては、メモリセルアレイ１単位にＸデコーダ３、Ｙスイッチ２、及びアレイ電源回路４が接続されている。Ｘデコーダ３は、外部から供給されるアドレス信号に基づき、メモリセルアレイ１内の所定の主ワード線を活性化または非活性化する。外部から供給されるアドレス信号に基づき、Ｙデコーダ（不図示）は、主ビット線を選択するカラム選択信号をＹスイッチ２に出力する。また、メモリセルアレイ１単位は、ＥＥＰＲＯＭの一括消去単位をなし、通常「セクタ」（もしくは「メモリセルアレイセクタ」）とも呼ばれる。
【００２６】
メモリセルアレイ１内の第１配線層で形成されたビット線（副ビット線）はＹスイッチ２によりデコードされて第２配線層で形成された主ビット線に接続され、主ビット線は、メモリセルアレイ１上に副ビット線に平行に配置され、且つ複数のメモリセルアレイ１−１〜１−４、１−５〜１−８上を図中縦方向に通過して配線され読み出し書き込み回路６に接続されている。ここで読み出し書き込み回路６は、Ｙスイッチ２によって選択されたメモリセルに流れる電流量を基準電流と比較して記憶情報を判定し、外部に読み出しデータを出力したり、もしくは外部から供給される書き込みデータをＹスイッチ２によって選択されたメモリセルに書き込んだりするための回路である。
【００２７】
本発明の一実施例において、各アレイ電源回路４に必要な電源線や、制御信号線は、アレイ電源制御回路５−１、５−２から第２配線層上において主ビット線の間を配線され、各メモリセルアレイ１のアレイ電源回路４に接続される。すなわち、図１５に示した従来の装置のように、メモリセルアレイの周辺にアレイ電源回路の制御線を配置することは不要とされており、チップサイズを縮減している。
【００２８】
メモリセルアレイ内の第１配線層で形成された副ビット線は、少なくとも２段縦積みされたＹスイッチによりデコードされて、第２配線層に形成された対応する主ビット線に接続され、主ビット線を介して読み出し書き込み回路６に接続される。
【００２９】
図２は、図１の詳細な配線の接続状態を示す図である。図２を参照すると、第２配線層において、主ビット線Ｉ／Ｏ＿０〜Ｉ／Ｏ＿１５はいずれもメモリセルアレイセクタ０からメモリセルアレイセクタ２上を配線されメモリセルアレイセクタ０、１、２、３の各Ｙスイッチに接続されている。また第２配線層において、電源ＶＣＣ、グランドＧＮＤ、消去ソース電圧ＶＥＳ、消去ソース制御信号ＥＲＳの各配線が各メモリセルアレイセクタのアレイ電源回路に配線接続され、消去セクタ選択信号ＴＳ０〜ＴＳ３がメモリセルアレイセクタ０〜３のアレイ電源回路にそれぞれ配線されている。図２に示す例では、電源ＶＣＣ線は主ビット線Ｉ／Ｏ＿０とＩ／Ｏ＿１の間、グランドＧＮＤ線は、主ビット線Ｉ／Ｏ＿１とＩ／Ｏ＿２の間、消去ソース電圧ＶＥＳ線は主ビット線Ｉ／Ｏ＿２とＩ／Ｏ＿３の間、消去ソース制御信号ＥＲＳ線は、主ビット線Ｉ／Ｏ＿３とＩ／Ｏ＿４の間、消去セクタ選択信号ＴＳ０は、主ビット線Ｉ／Ｏ＿４とＩ／Ｏ＿５の間等に配線されている。
【００３０】
図３は、本発明の別の実施例の半導体記憶装置の全体の配置構成を示すブロック図である。図３を参照すると、この実施例においては、Ｙスイッチ２が、メモリセルアレイの両側に設けられている点が、前記実施例と相違している。他の構成は前記実施例と同様である。すなわち、この実施例においては、メモリセルアレイの隣り合うビット線について交互にメモリセルアレイの上側と下側にＹスイッチが設けられており、かかる構成により、Ｙスイッチを構成するトランジスタやコンタクト孔を分散配置することができ、チップ面積を縮減している。
【００３１】
図４は、図３の詳細構成を示す図である。図４を参照すると、第２配線層において、主ビット線Ｉ／Ｏ＿０〜Ｉ／Ｏ＿１５はいずれもメモリセルアレイセクタ０からメモリセルアレイセクタ３の両側のＹスイッチに接続されている。
【００３２】
図５は、本発明の一実施例におけるアレイ電源回路の一例を示す図である。
図５を参照すると、消去ソース制御信号ＥＲＳと消去セクタ選択信号Tsnを入力とするＮＡＮＤゲートと、ソースを接地しＮＡＮＤゲートの出力をゲートに入力したＮチャネルＭＯＳトランジスタＮＭ１と、ＮＡＮＤゲートの出力をインバータＩＮＶで反転した信号をゲートに入力し、ソースを接地したＮチャネルＭＯＳトランジスタＮＭ２と、ソースを消去ソース電圧ＶＥＳに接続しドレインをＮチャネルＭＯＳトランジスタＮＭ1のドレインに接続し、ゲートをＮチャネルＭＯＳトランジスタＮＭ２のドレインに接続したＰチャネルＭＯＳトランジスタＰＭ１と、ソースを消去ソース電圧ＶＥＳに接続しドレインをＮチャネルＭＯＳトランジスタＮＭ２のドレインに接続し、ゲートをＮチャネルＭＯＳトランジスタＮＭ１のドレインに接続したＰチャネルＭＯＳトランジスタＰＭ２と、ソースを消去ソース電圧ＶＥＳに接続しゲートをＮチャネルＭＯＳトランジスタＮＭ２のドレインに接続し、ドレインを出力端子ＣＳｎに接続したＰチャネルＭＯＳトランジスタＰＭ３と、ソースを接地し、ゲートをＮＡＮＤゲートに出力に接続し、ドレインを出力端子ＣＳｎに接続したＮチャネルＭＯＳトランジスタＮＭ３を備えて構成されている。ＰチャネルＭＯＳトランジスタＰＭ１、ＰＭ２、ＮチャネルＭＯＳトランジスタＮＭ１、ＮＭ２はラッチ回路を構成しており、共通ソース電圧ＶＥＳと接地間に直列接続されたＰチャネルＭＯＳトランジスタＰＭ３、とＮチャネルＭＯＳトランジスタＮＭ３は反転バッファを構成している。
【００３３】
消去ソース制御信号ＥＲＳがＨｉｇｈレベルであり、且つ消去セクタ選択信号ＴsnがＨｉｇｈレベルのとき、ＮＡＮＤゲートの出力はＬｏｗレベルとなり、ＮＭＯＳトランジスタＮＭ１がオフ、ＮチャネルＭＯＳトランジスタＮＭ２がオンし、ＰチャネルＭＯＳトランジスタＰＭ１がオン、ＰチャネルＭＯＳトランジスタＰＭ２がオフとなり、ノードＡはＬｏｗ電位となり、ＰチャネルＭＯＳトランジスタＰＭ３はオンし、ＮチャネルＭＯＳトランジスタＮＭ３はオフであるため端子ＣＳnには消去ソース電圧ＶＥＳが出力される。端子ＣＳnは、ＥＥＰＲＯＭメモリセルの共通ソースに接続される。
【００３４】
以下、Ｙスイッチのメモリセルアレイにおける配置、及び２段、または３段構成のＹスイッチに応じた各種実施例について説明する。
【００３５】
図６は、本発明の第１の実施例の構成を示す図である。図６を参照すると、この実施例は、メモリセルアレイセクタの両側（図面で上下）にＹスイッチを備え、主ビット線一本に対して複数本の副ビット線からなる。図６に示すように本実施例の半導体記憶装置は、Ｎ個のメモリセルアレイセクタSector０〜SectorＮと１６本の主ビット線Ｉ／００〜Ｉ／０１５を有し、各主ビット線Ｉ／００〜Ｉ／０１５はそれぞれ読み出し書き込み回路６に接続されている。なお、図６は、図１と図２に示したように、Ｘデコーダ、Ｙスイッチ、アレイ電源回路を有し、Ｖｃｃ、ＧＮＤ、ＶＥＳ、ＥＲＳ、ＴＳ０、ＴＳ１、ＴＳ２、ＴＳ３用の各配線が配線されているが、図示を省略する。図７は、図６に示した本発明の第１の実施例のメモリセルアレイセクタの構成を示す図である。
【００３６】
図７を参照すると、ゲートがワード線Ｗ０〜ＷＸにそれぞれ接続されているメモリセルトランジスタＭＣ00〜ＭＣX0の共通ドレインは、副ビット線を介してカラム選択信号Ｙ１＿０をゲート入力とするカラムスイッチ（トランスファゲート）ＴＳ０＿１＿０のソース（又はドレイン）に接続され、カラム選択信号Ｙ２＿２をゲート入力とするカラムスイッチ（トランスファゲート）ＴＳ０＿２＿０を介してビット線Ｉ／Ｏ ０に接続され、隣のカラムに位置するメモリセルトランジスタＭＣ01〜ＭＣX1の共通ドレインは、副ビット線を介してカラム選択信号Ｙ１＿１をゲート入力とするカラムスイッチ（トランスファゲート）ＴＳ０＿１＿１のソース（又はドレイン）に接続され、カラム選択信号Ｙ２＿１をゲート入力とするカラムスイッチ（トランスファゲート）ＴＳ０＿２＿１を介してビット線Ｉ／Ｏ ０に接続される構成とされている。このように、カラムスイッチＴＳ０＿２＿０は、ブロック４０＿０の奇数番目の副ビット線に接続するカラムスイッチＴＳ０＿１＿０〜ＴＳ０＿１＿ｍの共通接続点と主ビット線Ｉ／Ｏ ０との間に接続され、一方、カラムスイッチＴＳ０＿２＿０はブロック４０＿０の偶数番目の副ビット線に接続するカラムスイッチＴＳ０＿１＿１〜ＴＳ０＿１＿ｍ＋１の共通接続点と主ビット線Ｉ／Ｏ ０との間に接続されている。またメモリセルトランジスタの共通ソース線はアレイ電源回路の端子ＣＳｎ（図５参照）に接続されている。
【００３７】
ここで、カラムスイッチＴＳ０＿１＿０〜ＴＳ０＿１＿ｍ＋１は１段目のＹスイッチを、カラムスイッチＴＳ０＿２＿０〜ＴＳ０＿２＿ｎ＋１は２段目のＹスイッチを構成する。例えば、１段目のＹスイッチの数を８（ｍ＝７）、２段目のＹスイッチの数を８（ｎ＝７）とすると、１つの主ビット線に接続される１セクタ内の副ビット線の数は６４本である。
【００３８】
従来例のように、Ｙスイッチを１段構成として、１主ビット線あたり６４個のＹスイッチを介して副ビット線に接続したとすると、読み出し書き込み回路は、１セクタ当たり６４個のＹスイッチのドレインが寄生容量として見えることになる。また、従来例のように、Ｙスイッチを１段構成として、１主ビット線当たりに２個のＹスイッチを介して副ビット線に接続したとすると、主ビット線が３２本必要になり、主ビット線と隣接する主ビット線との間に他の配線を配置することができなくなる。
【００３９】
これに対して、本実施例のように、Ｙスイッチを２段構成とすることにより、読み出し書き込み回路から見た寄生容量は、８トランジスタ分に低減することができる。このため、読み出し書き込み時に所定のバイアスを主ビット線にプリチャージしても、主ビット線は急速に立ち上がるので、読み書き動作を高速化できる。また、プリチャージに要する電荷が低減するので、半導体記憶装置の消費電力を低減することができる。しかも、主ビット線の配線は、１／３２に低減できるので、主ビット線と隣接する主ビット線との間に余裕が生じ、主ビット線と同一配線層で、主ビット線に隣接して電源線や制御信号線など他の配線を配置することができる。この結果、半導体記憶装置のチップ面積を低減することができる。
【００４０】
図８は、本発明の第２の実施例の構成を示す図である。図８を参照すると、４本の主ビット線がカラム選択信号Ｙ３＿０〜Ｙ３＿３をゲート入力とするカラムスイッチ（３段目のＹスイッチ）を介して読み出し書き込み回路に接続される構成とされている。この実施例は、１つのＩ／Ｏを４分割にデコードし、Ｉ／Ｏ単位に、４本の主ビット線をメモリセルアレイ上に配置し、メモリセルアレイセクタは、副ビット線が２段のＹスイッチを介して主ビット線と接続されている。第１の実施例と同様、図８は主ビット線のみを示し、Ｘデコーダ、Ｙスイッチ、アレイ電源回路を有し、Ｖｃｃ、ＧＮＤ、ＶＥＳ、ＥＲＳ、ＴＳ０、ＴＳ１、ＴＳ２、ＴＳ３用の各配線は図示を省略する。
【００４１】
図９は、図８に示した本発明の第２の実施例のメモリセルアレイセクタの構成を示す図である。図９を参照すると、メモリセルトランジスタＭＣ00〜ＭＣX0の共通ドレインは、カラム選択信号Ｙ１＿０をゲート入力とするカラムスイッチ（トランスファゲート）ＴＳ０＿１＿０のソース又はドレインに副ビット線を介して接続され、カラム選択信号Ｙ２＿０をゲート入力とするカラムスイッチ（トランスファゲート）ＴＳ０＿２＿０を介してビット線Ｉ／Ｏ ０＿０に接続され、隣のカラムに位置するメモリセルトランジスタＭＣ01〜ＭＣX1の共通ドレインは、カラム選択信号Ｙ１＿１をゲート入力とするカラムスイッチ（トランスファゲート）ＴＳ０＿１＿１のソース又はドレインに副ビット線を介して接続され、カラム選択信号Ｙ２＿１をゲート入力とするカラムスイッチ（トランスファゲート）ＴＳ０＿２＿１を介してビット線Ｉ／Ｏ ０＿０に接続される構成とされている。
【００４２】
本発明の第２の実施例において、メモリセルトランジスタの共通ドレインは、カラム選択信号Ｙ１＿０〜Ｙ１＿ｍ＋１で選択される１段目のカラムスイッチ、カラム選択信号Ｙ２＿０〜Ｙ２＿１で選択される２段目のカラムスイッチを介してビット線Ｉ／０ ０＿０に接続され、カラム選択信号Ｙ３＿０で選択される３段目のカラムスイッチＴＳ０＿３＿０（図８参照）を介して読み出し書き込み回路に接続される。例えば、１段目のＹスイッチの数を８（ｍ＝７）、２段目のＹスイッチの数を２、３段目のＹスイッチの数を４とすると、１つの主ビット線に接続される１セクタ内の副ビット線の数は６４本である。また、読み出し書き込み回路から見た寄生容量は、４トランジスタ分に低減することができる。本実施例は、前記第１の実施例に比べ、読み出し書き込み回路から見た寄生容量をさらに低減することができ、３２本主ビット線構成の従来例よりも、主ビット線の数を、１／８に低減できる。この結果、前記第１の実施例と同様、高速で小型のチップが実現できる。
【００４３】
図１０は、本発明の第３の実施例の構成を示すブロック図である。図１０を参照すると、この実施例は、メモリアレイセクタの一側にＹスイッチを備えたものであり、Ｙスイッチ部でＩ／Ｏ単位までデコードし、Ｉ／Ｏ単位に１本の主ビット線をメモリセルアレイ上に配置する。
【００４４】
図１１は、図１０に示した本発明の第３の実施例のメモリセルアレイセクタの構成を示す図である。図１１を参照すると、メモリセルトランジスタＭＣ00〜ＭＣX0のドレインに共通接続され、カラム選択信号Ｙ１＿０をゲート入力とするカラムスイッチ（トランスファゲート）ＴＳ０＿１＿０のソース又はドレインに副ビット線を介して接続され、隣のカラムに位置するメモリセルトランジスタＭＣ01〜ＭＣX1の共通ドレインは、カラム選択信号Ｙ１＿１をゲート入力とするカラムスイッチ（トランスファゲート）ＴＳ０＿１＿１のソース又はドレインに副ビット線を介して接続され、カラムスイッチ（トランスファゲート）ＴＳ０＿１＿１〜ＴＳ０＿１＿ｍのドレイン又はソースは共通接続され、カラム選択信号Ｙ２＿０をゲート入力とするカラムスイッチ（トランスファゲート）ＴＳ０＿２＿０を介して主ビット線Ｉ／Ｏ ０に接続される。
【００４５】
図１２は、本発明の第４の実施例の構成を示す図である。図１２を参照すると、４本の主ビット線が、カラム選択信号Ｙ３＿０〜Ｙ３＿３をゲート入力とする３段目のカラムスイッチＴＳ＿１５＿０〜ＴＳ＿１５＿３を介して読み出し書き込み回路に接続される構成とされている。１つのＩ／Ｏを４分割にデコードし、Ｉ／Ｏ単位に、４本の主ビット線Ｉ／００〜Ｉ／０１５をセルアレイ上に配置し、さらに４本の主ビット線から１本を選択するためのカラムスイッチを備えている。
【００４６】
図１３は、図１２に示した本発明の第４の実施例のメモリセルアレイセクタの構成を示す図である。図１３を参照すると、メモリセルトランジスタＭＣ00〜ＭＣX0のドレインは共通接続されて、カラム選択信号Ｙ１＿０をゲート入力とするカラムスイッチ（トランスファゲート）ＴＳ０＿１＿０のソース又はドレインに副ビット線を介して接続され、隣のカラムに位置するメモリセルトランジスタＭＣ01〜ＭＣX1の共通ドレインは、カラム選択信号Ｙ１＿１をゲート入力とするカラムスイッチ（トランスファゲート）ＴＳ０＿１＿１のソース又はドレインに副ビット線を介して接続され、カラムスイッチ（トランスファゲート）ＴＳ０＿１＿１〜ＴＳ０＿１＿ｍのドレイン又はソースは共通接続され、カラム選択信号Ｙ２をゲート入力とするカラムスイッチ（トランスファゲート）ＴＳ０＿２＿０を介して主ビット線Ｉ／Ｏ ０＿０に接続される。主ビット線Ｉ／Ｏ ０＿０は、メモリセルアレイ上に配線され、カラム選択信号Ｙ３＿０で選択されるカラムスイッチ（図１２参照）を介して読み出し書き込み回路に接続される。
【００４７】
上記実施例において、メモリセルアレイ上に配線される主ビット線は、副ビット線８本に対して１本、副ビット線１６本に対して１本など任意に設定することが出来る。主ビット線の間隔を広くすることで、第２配線層の主ビット線の間に、任意の信号線や電源線を配線することができる。
【００４８】
たとえば５１２ワード×１０２４カラムのメモリセルアレイについて主／副ビット線が１：６４構成の場合、第１配線層には１０２４本の副ビット線、第２配線層には１６本の主ビット線が配線され、第２配線層の配線率を第１配線層の１／２とすると、５１２−１６＝４９６本分の配線領域が確保され、この配線領域に制御信号等を配線することができる。なお、上記各実施例では、ＮＯＲ型メモリセルマトリクスの配置を例に説明したが、本発明はかかる構成に限定されるものでなく、ＮＡＮＤ型、仮想接地型のメモリセルマトリクスにも適用できる。また、本発明は、ＥＥＰＲＯＭだけに適用が限定されるものでなく、マスクＲＯＭやＰＲＯＭなどの半導体記憶装置にも適用できる。マスクＲＯＭ等の場合、副ビット線が複数段のＹスイッチを介して接続される主ビット線が読み出し回路（センスアンプ）に直接接続されるか、もしくは主ビット線がさらにＹスイッチを介して読み出し回路に接続される構成とされる。
【００４９】
【発明の効果】
以上説明したように、本発明によれば、メモリセルアレイ上に、任意の信号線や電源線を配置可能としており、メモリセルアレイの周辺エリアに配線領域を設けることを不要としており、チップサイズの縮小が可能とするという効果を奏する。
【００５０】
その理由は、本発明においては、主ビット線の間隔を広くして、主ビット線の間に任意の信号線または電源線を配置可能としているためである。
【００５１】
また本発明によれば、読み出し書き込み回路からみた主ビット線の容量を削減することができる。その理由は、本発明においては、主ビット線にスイッチが接続され、該スイッチから分岐する複数のスイッチを介して副ビット線を接続する構成としたためである。
【図面の簡単な説明】
【図１】本発明の一実施例の全体の構成を示すブロック図である。
【図２】本発明の一実施例における配線の様子を示す図である。
【図３】本発明の別の実施例の全体の構成を示すブロック図である。
【図４】本発明の第１の実施例における配線の様子を示す図である。
【図５】本発明の一実施例におけるアレイ電源回路の構成を示す図である。
【図６】本発明の第１の実施例の構成を示す図である。
【図７】本発明の第１の実施例の詳細構成を示す図である。
【図８】本発明の第２の実施例の構成を示す図である。
【図９】本発明の第２の実施例の詳細構成を示す図である。
【図１０】本発明の第３の実施例の構成を示す図である。
【図１１】本発明の第３の実施例の詳細構成を示す図である。
【図１２】本発明の第４の実施例の構成を示す図である。
【図１３】本発明の第４の実施例の詳細構成を示す図である。
【図１４】従来の主／副ワード線型の半導体記憶装置の構成を示すブロック図である。
【図１５】従来の主／副ビット線型の半導体記憶装置の構成を示すブロック図である。
【図１６】従来の主／副ビット線型の半導体記憶装置の詳細構成を示す図である。
【符号の説明】
１ メモリセルアレイセクタ
２ Ｙスイッチ
３ Ｘデコーダ
４ アレイ電源回路
５ アレイ電源制御回路
６ 読み出し書き込み回路
７ データバス
８ Ｘメインデコーダ
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、特に主ビット線と副ビット線よりなる階層ビット線方式の半導体記憶装置に関する。
【０００２】
【従来の技術】
半導体記憶装置において、高密度化、及びワード線の容量の低減を図るため、従来より、ワード線を主ワード線（「グローバルワード線」ともいう）と副ワード線に分割する主／副ワード線型のアレイ構成が用いられている。
【０００３】
図１４は、主／副ワード線型のアレイ構成の半導体記置装置の構成の一例を示すブロック図であり、ＥＥＰＲＯＭ（電気的に消去及びプログラム可能な読み出し専用メモリ）の構成を示したものである。図１４を参照すると、各メモリセルアレイ１には、アレイ電源回路４、Ｘサブデコーダ９、及びＹスイッチ２が設けられており、メモリセルアレイ上のビット線（不図示）はＹスイッチを介してデータバスに接続され読み出し書き込み回路に接続される。アレイ電源回路４には、書込時、及び消去時に応じてアレイ電源制御回路５からの制御信号が供給される。
【０００４】
図１４に示す構成の半導体記憶装置においては、ＸデコーダをＸメインデコーダ８とＸサブデコーダ９により構成することで、Ｘデコーダのサイズを縮小することができる。しかしながら、Ｘメインデコーダ８からの主ワード線を、各メモリセルアレイ上を通過して、各Ｘサブデコーダ９に供給するための配線が必要とされており、メモリセルアレイ１内のビット線（不図示）を第１配線層、主ワード線（不図示）を第２配線層とすると、メモリセルアレイ上にさらに配線層を増やし、周辺領域等に配線領域を設けない限り、階層ビット線構造は実現不可能である。このため、データバス領域が設けられており、メモリセルアレイのビット線は、Ｙスイッチ２を介してデータバス７に接続され、読み出し書き込み回路６への読み出しデータ、読み出し書き込み回路６からの書き込みデータが供給される。またメモリセルアレイ領域の周辺にアレイ電源制御回路５からの電源制御線が配線され各メモリセルアレイのアレイ電源回路４に接続する構成とされている。
【０００５】
図１５は、主／副ビット線型のアレイ構成のＥＥＰＲＯＭの構成を示すブロック図であり、図１６は、その詳細構成を示す図である（米国特許ＵＳＰ 5,126,808参照）。
【０００６】
図１５を参照すると、各メモリセルアレイ１には、Ｙスイッチ２、アレイ電源回路４、Ｘデコーダ３を備え、主ビット線は、図中縦方向に、各メモリセルアレイ上を通過して読み出し書き込み回路６に接続されている。各メモリセルアレイにおいて、メモリセルトランジスタのドレインに共通接続する副ビット線は、Ｙスイッチを介して主ビット線に接続されている。
【０００７】
図１６を参照すると、アレイ５００において、ＥＥＰＲＯＭセル（00,0）…（mn,k）が（k+1）本のカラム100-0から100-k、（m+1）(n+1）本のロウ、200-00から200-mn分配設されており、各ロウ２００では、ワード線ＷＬが該ロウ内のＥＥＰＲＯＭセルのコントロールゲートに接続されている。
【０００８】
アレイ５００は、複数のページ選択トランジスタ（0、0）から（m,k）を備えている。ページ選択トランジスタ（0、0）から（m,k）は、（m+1）行、300-0〜300-mに配設され、各行はｋ＋１個のページ選択トランジスタを有している。ページ選択トランジスタ（ｉ,j）（iはページ、ｊはカラム）のドレイン／ソースはビットラインＢＬｊに接続される。例えばカラム100-0内のページ選択トランジスタ（0、0）のドレイン／ソースはビットラインＢＬ０に接続される。
【０００９】
ページ４００−ｊのカラム１００−ｊにおいて、ＥＥＰＲＯＭセルのドレインは、ページビット線ＢＬｊに接続しており、アレイ５００内のセルのソースは共通接続されている。
【００１０】
図１５に示した構成は、図１４に示した主／副ワード線構成と比較して、データバス領域を削減できるものの、アレイ電源回路への電源線や制御信号線の領域が必要となる。
【００１１】
なお、主／副ビット線の階層ビット線方式に関する文献として、例えば特開平４−３１１９００号公報等には、階層ビット線方式のＲＯＭにおいて、読み出すメモリセルの位置にかかわりなく放電電流に対する抵抗値を一定とする技術が、に開示されている。
【００１２】
【発明が解決しようとする課題】
上記したように、従来の半導体記憶装置の構成では、メモリセルアレイからのデータバスや、アレイ電源回路への電源線や制御信号線などの配線領域をメモリセルアレイ周辺に設けることが必要とされており、このためチップサイズを縮小することが困難である、という問題点を有している。
【００１３】
たとえば５１２ワード×１０２４カラムのメモリセルアレイについて、主／副ビット線が１：２構成（１本の主ビット線に副ビット線２本）の場合、第１配線層には１０２４本の副ビット線、第２配線層には５１２本の主ビット線が配線されることになるが、通常、第２配線層は、第１配線層の１／２程度の配線率とされているため、この場合、第２配線層においては、主ビット線を配線しただけで、配線領域が一杯となり、他の制御信号等は、メモリセルアレイ周辺等に設ける必要ある。
【００１４】
すなわち、メモリセルアレイ上に、任意の信号線を配置することができず、チップ面積の縮小化を阻止している。
【００１５】
したがって、本発明は、上記問題点に鑑みてなされたものであって、その目的は、チップ面積を縮減可能とする半導体記憶装置を提供することにある。
【００１６】
【課題を解決するための手段】
前記目的を達成する本発明は、複数のメモリセルアレイを備え、前記各メモリセルアレイにおいて、複数のメモリセルトランジスタのドレインが共通接続されてなる複数本の副ビット線に対して一本の主ビット線を備え、複数本の前記副ビット線は、前記各副ビット線に対して設けられた１段目のＹスイッチの一端にそれぞれ接続されており、予め定められた個数毎に１段目の前記Ｙスイッチの他端は共通接続され該共通接続点が対応する一つの２段目のＹスイッチの一端に接続されており、予め定められた個数毎に２段目の前記Ｙスイッチの他端は共通接続され該共通接続点が対応する前記一本の主ビット線に共通に接続されており、
同一段の複数のＹスイッチの制御端子には、前記複数のＹスイッチの各々に対応した複数のカラム選択信号がそれぞれ個別に入力されており、前記主ビット線は、それぞれ、３段目のＹスイッチを介して、読み出し書き込み回路に接続されている構成としたものである。
【００１７】
より詳細には、本発明は、複数のメモリセルトランジスタのドレインが共通接続されてなる副ビット線の複数本に対して一本の主ビット線を備え、前記複数の副ビット線は、それぞれ１段目の複数のＹスイッチの一端に接続され、前記１段目の複数のＹスイッチの制御端子には、前記複数のＹスイッチの各々に対応した複数のカラム選択信号がそれぞれ入力されており、前記１段目の複数のＹスイッチの他端は共通接続され、カラム選択信号を制御端子に入力とする２段目のＹスイッチを介して前記主ビット線に接続される、構成とされている。また上記目的は、特許請求の範囲の請求項３乃至１０のいずれによっても達成される。
【００１８】
【発明の実施の形態】
本発明の実施の形態の形態について以下に説明する。本発明は、例えば一括消去型ＥＥＰＰＯＭ（フラッシュメモリ）のアレイ構成において、主／副ビット線の階層ビット線構成を採用し、且つ主ビット線の配置単位は複数の主ビット線の間に主ビット線と同じ配線層で他の信号線や電源線を配置可能な間隔になるように設定するようにしたものである。
【００１９】
より詳細には、本発明の半導体記憶装置は、その好ましい実施の形態において、例えば図１１を参照すると、メモリセルトランジスタのドレインが共通接続されてなる副ビット線複数本に対して一本の主ビット線を備え、前記複数の副ビット線は、それぞれカラム選択信号（Ｙ１＿０〜Ｙ１＿ｍ）を制御端子に入力とする１段目のスイッチ（ＴＳ０＿１＿０〜ＴＳ０＿１＿ｍ）の一端に接続され、前記１段目のスイッチの他端は共通接続され、カラム選択信号（Ｙ２＿０〜Ｙ２＿ｎ）を制御端子に入力とする２段目のスイッチ（ＴＳ０＿２＿０〜ＴＳ０＿２＿ｎ）を介して前記主ビット線（Ｉ／Ｏ ０）に接続される構成とされている。
【００２０】
また本発明の実施の形態においては、図１２を参照すると、前記主ビット線がカラム選択信号（Ｙ３＿０〜Ｙ３＿３）を制御端子に入力とする３段目のスイッチを介して読み出し書き込み回路に接続する構成としてもよい。
【００２１】
そして、本発明の実施の形態においては、副ビット線が第１配線層に配線されており、前記主ビット線が第２配線層に配線され、前記第２配線層には、前記主ビット線の間の領域に、電源線、グランド線等の電源線、制御信号、及び書き込み消去時の電圧制御信号が配線される。
【００２２】
さらに本発明の実施の形態においては、Ｙスイッチをメモリセルアレイの両側に備えてもよい。すなわち副ビット線に接続する１段目のＹスイッチが、互いに隣合う副ビット線について副ビット線の一端と他端とに交互に接続され、前記１段目のＹスイッチに接続する２段目のスイッチも、前記１段目のスイッチに対応して交互に配置されている。
【００２３】
本発明の実施の形態によれば、メモリセルアレイ上に任意の信号線や電源線の配置が可能となり、チップ上の配線エリアを削減し、チップサイズを縮小することができる。またＹスイッチを、メモリセルアレイの両側に千鳥状に交互に配置することにより、サイズを縮減するものである。
【００２４】
また主ビット線にはスイッチトランジスタを介して副ビット線が接続されており、読み出し書き込み回路側からみたビット線の寄生容量とメモリセルのリーク電流を削減している。
【００２５】
【実施例】
本発明の実施例について図面を参照して以下に説明する。図１は、本発明を一実施例における半導体記憶装置の全体の配置構成を示すプロック図である。図１を参照すると、本発明の一実施例においては、メモリセルアレイ１単位にＸデコーダ３、Ｙスイッチ２、及びアレイ電源回路４が接続されている。Ｘデコーダ３は、外部から供給されるアドレス信号に基づき、メモリセルアレイ１内の所定の主ワード線を活性化または非活性化する。外部から供給されるアドレス信号に基づき、Ｙデコーダ（不図示）は、主ビット線を選択するカラム選択信号をＹスイッチ２に出力する。また、メモリセルアレイ１単位は、ＥＥＰＲＯＭの一括消去単位をなし、通常「セクタ」（もしくは「メモリセルアレイセクタ」）とも呼ばれる。
【００２６】
メモリセルアレイ１内の第１配線層で形成されたビット線（副ビット線）はＹスイッチ２によりデコードされて第２配線層で形成された主ビット線に接続され、主ビット線は、メモリセルアレイ１上に副ビット線に平行に配置され、且つ複数のメモリセルアレイ１−１〜１−４、１−５〜１−８上を図中縦方向に通過して配線され読み出し書き込み回路６に接続されている。ここで読み出し書き込み回路６は、Ｙスイッチ２によって選択されたメモリセルに流れる電流量を基準電流と比較して記憶情報を判定し、外部に読み出しデータを出力したり、もしくは外部から供給される書き込みデータをＹスイッチ２によって選択されたメモリセルに書き込んだりするための回路である。
【００２７】
本発明の一実施例において、各アレイ電源回路４に必要な電源線や、制御信号線は、アレイ電源制御回路５−１、５−２から第２配線層上において主ビット線の間を配線され、各メモリセルアレイ１のアレイ電源回路４に接続される。すなわち、図１５に示した従来の装置のように、メモリセルアレイの周辺にアレイ電源回路の制御線を配置することは不要とされており、チップサイズを縮減している。
【００２８】
メモリセルアレイ内の第１配線層で形成された副ビット線は、少なくとも２段縦積みされたＹスイッチによりデコードされて、第２配線層に形成された対応する主ビット線に接続され、主ビット線を介して読み出し書き込み回路６に接続される。
【００２９】
図２は、図１の詳細な配線の接続状態を示す図である。図２を参照すると、第２配線層において、主ビット線Ｉ／Ｏ＿０〜Ｉ／Ｏ＿１５はいずれもメモリセルアレイセクタ０からメモリセルアレイセクタ２上を配線されメモリセルアレイセクタ０、１、２、３の各Ｙスイッチに接続されている。また第２配線層において、電源ＶＣＣ、グランドＧＮＤ、消去ソース電圧ＶＥＳ、消去ソース制御信号ＥＲＳの各配線が各メモリセルアレイセクタのアレイ電源回路に配線接続され、消去セクタ選択信号ＴＳ０〜ＴＳ３がメモリセルアレイセクタ０〜３のアレイ電源回路にそれぞれ配線されている。図２に示す例では、電源ＶＣＣ線は主ビット線Ｉ／Ｏ＿０とＩ／Ｏ＿１の間、グランドＧＮＤ線は、主ビット線Ｉ／Ｏ＿１とＩ／Ｏ＿２の間、消去ソース電圧ＶＥＳ線は主ビット線Ｉ／Ｏ＿２とＩ／Ｏ＿３の間、消去ソース制御信号ＥＲＳ線は、主ビット線Ｉ／Ｏ＿３とＩ／Ｏ＿４の間、消去セクタ選択信号ＴＳ０は、主ビット線Ｉ／Ｏ＿４とＩ／Ｏ＿５の間等に配線されている。
【００３０】
図３は、本発明の別の実施例の半導体記憶装置の全体の配置構成を示すブロック図である。図３を参照すると、この実施例においては、Ｙスイッチ２が、メモリセルアレイの両側に設けられている点が、前記実施例と相違している。他の構成は前記実施例と同様である。すなわち、この実施例においては、メモリセルアレイの隣り合うビット線について交互にメモリセルアレイの上側と下側にＹスイッチが設けられており、かかる構成により、Ｙスイッチを構成するトランジスタやコンタクト孔を分散配置することができ、チップ面積を縮減している。
【００３１】
図４は、図３の詳細構成を示す図である。図４を参照すると、第２配線層において、主ビット線Ｉ／Ｏ＿０〜Ｉ／Ｏ＿１５はいずれもメモリセルアレイセクタ０からメモリセルアレイセクタ３の両側のＹスイッチに接続されている。
【００３２】
図５は、本発明の一実施例におけるアレイ電源回路の一例を示す図である。
図５を参照すると、消去ソース制御信号ＥＲＳと消去セクタ選択信号Tsnを入力とするＮＡＮＤゲートと、ソースを接地しＮＡＮＤゲートの出力をゲートに入力したＮチャネルＭＯＳトランジスタＮＭ１と、ＮＡＮＤゲートの出力をインバータＩＮＶで反転した信号をゲートに入力し、ソースを接地したＮチャネルＭＯＳトランジスタＮＭ２と、ソースを消去ソース電圧ＶＥＳに接続しドレインをＮチャネルＭＯＳトランジスタＮＭ1のドレインに接続し、ゲートをＮチャネルＭＯＳトランジスタＮＭ２のドレインに接続したＰチャネルＭＯＳトランジスタＰＭ１と、ソースを消去ソース電圧ＶＥＳに接続しドレインをＮチャネルＭＯＳトランジスタＮＭ２のドレインに接続し、ゲートをＮチャネルＭＯＳトランジスタＮＭ１のドレインに接続したＰチャネルＭＯＳトランジスタＰＭ２と、ソースを消去ソース電圧ＶＥＳに接続しゲートをＮチャネルＭＯＳトランジスタＮＭ２のドレインに接続し、ドレインを出力端子ＣＳｎに接続したＰチャネルＭＯＳトランジスタＰＭ３と、ソースを接地し、ゲートをＮＡＮＤゲートに出力に接続し、ドレインを出力端子ＣＳｎに接続したＮチャネルＭＯＳトランジスタＮＭ３を備えて構成されている。ＰチャネルＭＯＳトランジスタＰＭ１、ＰＭ２、ＮチャネルＭＯＳトランジスタＮＭ１、ＮＭ２はラッチ回路を構成しており、共通ソース電圧ＶＥＳと接地間に直列接続されたＰチャネルＭＯＳトランジスタＰＭ３、とＮチャネルＭＯＳトランジスタＮＭ３は反転バッファを構成している。
【００３３】
消去ソース制御信号ＥＲＳがＨｉｇｈレベルであり、且つ消去セクタ選択信号ＴsnがＨｉｇｈレベルのとき、ＮＡＮＤゲートの出力はＬｏｗレベルとなり、ＮＭＯＳトランジスタＮＭ１がオフ、ＮチャネルＭＯＳトランジスタＮＭ２がオンし、ＰチャネルＭＯＳトランジスタＰＭ１がオン、ＰチャネルＭＯＳトランジスタＰＭ２がオフとなり、ノードＡはＬｏｗ電位となり、ＰチャネルＭＯＳトランジスタＰＭ３はオンし、ＮチャネルＭＯＳトランジスタＮＭ３はオフであるため端子ＣＳnには消去ソース電圧ＶＥＳが出力される。端子ＣＳnは、ＥＥＰＲＯＭメモリセルの共通ソースに接続される。
【００３４】
以下、Ｙスイッチのメモリセルアレイにおける配置、及び２段、または３段構成のＹスイッチに応じた各種実施例について説明する。
【００３５】
図６は、本発明の第１の実施例の構成を示す図である。図６を参照すると、この実施例は、メモリセルアレイセクタの両側（図面で上下）にＹスイッチを備え、主ビット線一本に対して複数本の副ビット線からなる。図６に示すように本実施例の半導体記憶装置は、Ｎ個のメモリセルアレイセクタSector０〜SectorＮと１６本の主ビット線Ｉ／００〜Ｉ／０１５を有し、各主ビット線Ｉ／００〜Ｉ／０１５はそれぞれ読み出し書き込み回路６に接続されている。なお、図６は、図１と図２に示したように、Ｘデコーダ、Ｙスイッチ、アレイ電源回路を有し、Ｖｃｃ、ＧＮＤ、ＶＥＳ、ＥＲＳ、ＴＳ０、ＴＳ１、ＴＳ２、ＴＳ３用の各配線が配線されているが、図示を省略する。図７は、図６に示した本発明の第１の実施例のメモリセルアレイセクタの構成を示す図である。
【００３６】
図７を参照すると、ゲートがワード線Ｗ０〜ＷＸにそれぞれ接続されているメモリセルトランジスタＭＣ00〜ＭＣX0の共通ドレインは、副ビット線を介してカラム選択信号Ｙ１＿０をゲート入力とするカラムスイッチ（トランスファゲート）ＴＳ０＿１＿０のソース（又はドレイン）に接続され、カラム選択信号Ｙ２＿２をゲート入力とするカラムスイッチ（トランスファゲート）ＴＳ０＿２＿０を介してビット線Ｉ／Ｏ ０に接続され、隣のカラムに位置するメモリセルトランジスタＭＣ01〜ＭＣX1の共通ドレインは、副ビット線を介してカラム選択信号Ｙ１＿１をゲート入力とするカラムスイッチ（トランスファゲート）ＴＳ０＿１＿１のソース（又はドレイン）に接続され、カラム選択信号Ｙ２＿１をゲート入力とするカラムスイッチ（トランスファゲート）ＴＳ０＿２＿１を介してビット線Ｉ／Ｏ ０に接続される構成とされている。このように、カラムスイッチＴＳ０＿２＿０は、ブロック４０＿０の奇数番目の副ビット線に接続するカラムスイッチＴＳ０＿１＿０〜ＴＳ０＿１＿ｍの共通接続点と主ビット線Ｉ／Ｏ ０との間に接続され、一方、カラムスイッチＴＳ０＿２＿０はブロック４０＿０の偶数番目の副ビット線に接続するカラムスイッチＴＳ０＿１＿１〜ＴＳ０＿１＿ｍ＋１の共通接続点と主ビット線Ｉ／Ｏ ０との間に接続されている。またメモリセルトランジスタの共通ソース線はアレイ電源回路の端子ＣＳｎ（図５参照）に接続されている。
【００３７】
ここで、カラムスイッチＴＳ０＿１＿０〜ＴＳ０＿１＿ｍ＋１は１段目のＹスイッチを、カラムスイッチＴＳ０＿２＿０〜ＴＳ０＿２＿ｎ＋１は２段目のＹスイッチを構成する。例えば、１段目のＹスイッチの数を８（ｍ＝７）、２段目のＹスイッチの数を８（ｎ＝７）とすると、１つの主ビット線に接続される１セクタ内の副ビット線の数は６４本である。
【００３８】
従来例のように、Ｙスイッチを１段構成として、１主ビット線あたり６４個のＹスイッチを介して副ビット線に接続したとすると、読み出し書き込み回路は、１セクタ当たり６４個のＹスイッチのドレインが寄生容量として見えることになる。また、従来例のように、Ｙスイッチを１段構成として、１主ビット線当たりに２個のＹスイッチを介して副ビット線に接続したとすると、主ビット線が３２本必要になり、主ビット線と隣接する主ビット線との間に他の配線を配置することができなくなる。
【００３９】
これに対して、本実施例のように、Ｙスイッチを２段構成とすることにより、読み出し書き込み回路から見た寄生容量は、８トランジスタ分に低減することができる。このため、読み出し書き込み時に所定のバイアスを主ビット線にプリチャージしても、主ビット線は急速に立ち上がるので、読み書き動作を高速化できる。また、プリチャージに要する電荷が低減するので、半導体記憶装置の消費電力を低減することができる。しかも、主ビット線の配線は、１／３２に低減できるので、主ビット線と隣接する主ビット線との間に余裕が生じ、主ビット線と同一配線層で、主ビット線に隣接して電源線や制御信号線など他の配線を配置することができる。この結果、半導体記憶装置のチップ面積を低減することができる。
【００４０】
図８は、本発明の第２の実施例の構成を示す図である。図８を参照すると、４本の主ビット線がカラム選択信号Ｙ３＿０〜Ｙ３＿３をゲート入力とするカラムスイッチ（３段目のＹスイッチ）を介して読み出し書き込み回路に接続される構成とされている。この実施例は、１つのＩ／Ｏを４分割にデコードし、Ｉ／Ｏ単位に、４本の主ビット線をメモリセルアレイ上に配置し、メモリセルアレイセクタは、副ビット線が２段のＹスイッチを介して主ビット線と接続されている。第１の実施例と同様、図８は主ビット線のみを示し、Ｘデコーダ、Ｙスイッチ、アレイ電源回路を有し、Ｖｃｃ、ＧＮＤ、ＶＥＳ、ＥＲＳ、ＴＳ０、ＴＳ１、ＴＳ２、ＴＳ３用の各配線は図示を省略する。
【００４１】
図９は、図８に示した本発明の第２の実施例のメモリセルアレイセクタの構成を示す図である。図９を参照すると、メモリセルトランジスタＭＣ00〜ＭＣX0の共通ドレインは、カラム選択信号Ｙ１＿０をゲート入力とするカラムスイッチ（トランスファゲート）ＴＳ０＿１＿０のソース又はドレインに副ビット線を介して接続され、カラム選択信号Ｙ２＿０をゲート入力とするカラムスイッチ（トランスファゲート）ＴＳ０＿２＿０を介してビット線Ｉ／Ｏ ０＿０に接続され、隣のカラムに位置するメモリセルトランジスタＭＣ01〜ＭＣX1の共通ドレインは、カラム選択信号Ｙ１＿１をゲート入力とするカラムスイッチ（トランスファゲート）ＴＳ０＿１＿１のソース又はドレインに副ビット線を介して接続され、カラム選択信号Ｙ２＿１をゲート入力とするカラムスイッチ（トランスファゲート）ＴＳ０＿２＿１を介してビット線Ｉ／Ｏ ０＿０に接続される構成とされている。
【００４２】
本発明の第２の実施例において、メモリセルトランジスタの共通ドレインは、カラム選択信号Ｙ１＿０〜Ｙ１＿ｍ＋１で選択される１段目のカラムスイッチ、カラム選択信号Ｙ２＿０〜Ｙ２＿１で選択される２段目のカラムスイッチを介してビット線Ｉ／０ ０＿０に接続され、カラム選択信号Ｙ３＿０で選択される３段目のカラムスイッチＴＳ０＿３＿０（図８参照）を介して読み出し書き込み回路に接続される。例えば、１段目のＹスイッチの数を８（ｍ＝７）、２段目のＹスイッチの数を２、３段目のＹスイッチの数を４とすると、１つの主ビット線に接続される１セクタ内の副ビット線の数は６４本である。また、読み出し書き込み回路から見た寄生容量は、４トランジスタ分に低減することができる。本実施例は、前記第１の実施例に比べ、読み出し書き込み回路から見た寄生容量をさらに低減することができ、３２本主ビット線構成の従来例よりも、主ビット線の数を、１／８に低減できる。この結果、前記第１の実施例と同様、高速で小型のチップが実現できる。
【００４３】
図１０は、本発明の第３の実施例の構成を示すブロック図である。図１０を参照すると、この実施例は、メモリアレイセクタの一側にＹスイッチを備えたものであり、Ｙスイッチ部でＩ／Ｏ単位までデコードし、Ｉ／Ｏ単位に１本の主ビット線をメモリセルアレイ上に配置する。
【００４４】
図１１は、図１０に示した本発明の第３の実施例のメモリセルアレイセクタの構成を示す図である。図１１を参照すると、メモリセルトランジスタＭＣ00〜ＭＣX0のドレインに共通接続され、カラム選択信号Ｙ１＿０をゲート入力とするカラムスイッチ（トランスファゲート）ＴＳ０＿１＿０のソース又はドレインに副ビット線を介して接続され、隣のカラムに位置するメモリセルトランジスタＭＣ01〜ＭＣX1の共通ドレインは、カラム選択信号Ｙ１＿１をゲート入力とするカラムスイッチ（トランスファゲート）ＴＳ０＿１＿１のソース又はドレインに副ビット線を介して接続され、カラムスイッチ（トランスファゲート）ＴＳ０＿１＿１〜ＴＳ０＿１＿ｍのドレイン又はソースは共通接続され、カラム選択信号Ｙ２＿０をゲート入力とするカラムスイッチ（トランスファゲート）ＴＳ０＿２＿０を介して主ビット線Ｉ／Ｏ ０に接続される。
【００４５】
図１２は、本発明の第４の実施例の構成を示す図である。図１２を参照すると、４本の主ビット線が、カラム選択信号Ｙ３＿０〜Ｙ３＿３をゲート入力とする３段目のカラムスイッチＴＳ＿１５＿０〜ＴＳ＿１５＿３を介して読み出し書き込み回路に接続される構成とされている。１つのＩ／Ｏを４分割にデコードし、Ｉ／Ｏ単位に、４本の主ビット線Ｉ／００〜Ｉ／０１５をセルアレイ上に配置し、さらに４本の主ビット線から１本を選択するためのカラムスイッチを備えている。
【００４６】
図１３は、図１２に示した本発明の第４の実施例のメモリセルアレイセクタの構成を示す図である。図１３を参照すると、メモリセルトランジスタＭＣ00〜ＭＣX0のドレインは共通接続されて、カラム選択信号Ｙ１＿０をゲート入力とするカラムスイッチ（トランスファゲート）ＴＳ０＿１＿０のソース又はドレインに副ビット線を介して接続され、隣のカラムに位置するメモリセルトランジスタＭＣ01〜ＭＣX1の共通ドレインは、カラム選択信号Ｙ１＿１をゲート入力とするカラムスイッチ（トランスファゲート）ＴＳ０＿１＿１のソース又はドレインに副ビット線を介して接続され、カラムスイッチ（トランスファゲート）ＴＳ０＿１＿１〜ＴＳ０＿１＿ｍのドレイン又はソースは共通接続され、カラム選択信号Ｙ２をゲート入力とするカラムスイッチ（トランスファゲート）ＴＳ０＿２＿０を介して主ビット線Ｉ／Ｏ ０＿０に接続される。主ビット線Ｉ／Ｏ ０＿０は、メモリセルアレイ上に配線され、カラム選択信号Ｙ３＿０で選択されるカラムスイッチ（図１２参照）を介して読み出し書き込み回路に接続される。
【００４７】
上記実施例において、メモリセルアレイ上に配線される主ビット線は、副ビット線８本に対して１本、副ビット線１６本に対して１本など任意に設定することが出来る。主ビット線の間隔を広くすることで、第２配線層の主ビット線の間に、任意の信号線や電源線を配線することができる。
【００４８】
たとえば５１２ワード×１０２４カラムのメモリセルアレイについて主／副ビット線が１：６４構成の場合、第１配線層には１０２４本の副ビット線、第２配線層には１６本の主ビット線が配線され、第２配線層の配線率を第１配線層の１／２とすると、５１２−１６＝４９６本分の配線領域が確保され、この配線領域に制御信号等を配線することができる。なお、上記各実施例では、ＮＯＲ型メモリセルマトリクスの配置を例に説明したが、本発明はかかる構成に限定されるものでなく、ＮＡＮＤ型、仮想接地型のメモリセルマトリクスにも適用できる。また、本発明は、ＥＥＰＲＯＭだけに適用が限定されるものでなく、マスクＲＯＭやＰＲＯＭなどの半導体記憶装置にも適用できる。マスクＲＯＭ等の場合、副ビット線が複数段のＹスイッチを介して接続される主ビット線が読み出し回路（センスアンプ）に直接接続されるか、もしくは主ビット線がさらにＹスイッチを介して読み出し回路に接続される構成とされる。
【００４９】
【発明の効果】
以上説明したように、本発明によれば、メモリセルアレイ上に、任意の信号線や電源線を配置可能としており、メモリセルアレイの周辺エリアに配線領域を設けることを不要としており、チップサイズの縮小が可能とするという効果を奏する。
【００５０】
その理由は、本発明においては、主ビット線の間隔を広くして、主ビット線の間に任意の信号線または電源線を配置可能としているためである。
【００５１】
また本発明によれば、読み出し書き込み回路からみた主ビット線の容量を削減することができる。その理由は、本発明においては、主ビット線にスイッチが接続され、該スイッチから分岐する複数のスイッチを介して副ビット線を接続する構成としたためである。
【図面の簡単な説明】
【図１】本発明の一実施例の全体の構成を示すブロック図である。
【図２】本発明の一実施例における配線の様子を示す図である。
【図３】本発明の別の実施例の全体の構成を示すブロック図である。
【図４】本発明の第１の実施例における配線の様子を示す図である。
【図５】本発明の一実施例におけるアレイ電源回路の構成を示す図である。
【図６】本発明の第１の実施例の構成を示す図である。
【図７】本発明の第１の実施例の詳細構成を示す図である。
【図８】本発明の第２の実施例の構成を示す図である。
【図９】本発明の第２の実施例の詳細構成を示す図である。
【図１０】本発明の第３の実施例の構成を示す図である。
【図１１】本発明の第３の実施例の詳細構成を示す図である。
【図１２】本発明の第４の実施例の構成を示す図である。
【図１３】本発明の第４の実施例の詳細構成を示す図である。
【図１４】従来の主／副ワード線型の半導体記憶装置の構成を示すブロック図である。
【図１５】従来の主／副ビット線型の半導体記憶装置の構成を示すブロック図である。
【図１６】従来の主／副ビット線型の半導体記憶装置の詳細構成を示す図である。
【符号の説明】
１ メモリセルアレイセクタ
２ Ｙスイッチ
３ Ｘデコーダ
４ アレイ電源回路
５ アレイ電源制御回路
６ 読み出し書き込み回路
７ データバス
８ Ｘメインデコーダ
Claims (3)
- 一括消去単位のメモリセルアレイセクタを複数備え、
前記メモリセルアレイセクタ毎に、Ｘデコーダ、Ｙスイッチ、及びアレイ電源回路を備え、
主ビット線は、列方向に配設される複数の前記メモリセルアレイセクタ上を配線され、カラム選択信号を制御端子に入力とする３段目のＹスイッチを介して読み出し書き込み回路の一端に接続され、
前記メモリセルアレイセクタは、複数のＥＥＰＲＯＭセルトランジスタのドレインが共通接続されてなる副ビット線の複数本のそれぞれが１段目の複数のＹスイッチの一端にそれぞれ接続され、
前記１段目の複数のＹスイッチの制御端子には、前記複数のＹスイッチの各々に対応した複数のカラム選択信号がそれぞれ入力されており、
前記１段目の複数のＹスイッチの他端は共通接続され、カラム選択信号を制御端子に入力とする２段目のＹスイッチを介して前記主ビット線に接続され、
前記主ビット線は、隣接する主ビット線との間の同一配線層に、電源線、書き込み及び消去時の制御信号、または、高電圧電源線が配線された領域を有し、
前記副ビット線が第１配線層に配線されており、前記主ビット線および隣接する主ビット線との間に形成された電源線、書き込み及び消去時の制御信号、または、高電圧電源線が第２配線層に配線されていることを特徴とする半導体記憶装置。 - 複数のメモリセルアレイセクタを有するフラッシュメモリ装置において、
前記メモリセルアレイセクタにおけるビット線が主ビット線と副ビット線よりなり、
前記副ビット線が第１配線層に配線されており、前記主ビット線が第２配線層に配線され、
前記副ビット線は、２段のＹスイッチを介して、前記主ビット線に接続され、
同一段の複数のＹスイッチの制御端子には、前記複数のＹスイッチの各々に対応した複数のカラム選択信号がそれぞれ入力されており、
前記主ビット線は、隣接する主ビット線との間の同一配線層に、電源線、書き込み及び消去時の制御信号、または、高電圧電源線が配線された領域を有することを特徴とする半導体記憶装置。 - 複数本の前記副ビット線は、それぞれ、前記各副ビット線に対して設けられた１段目のＹスイッチの一端に接続され、複数個の前記１段目の前記Ｙスイッチの他端は共通接続されて対応する一つの２段目のＹスイッチの一端に接続され、
複数の２段目のＹスイッチの他端が共通接続されて前記一本の主ビット線に共通に接続されている、ことを特徴とする請求項２記載の半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3342699A JP3779480B2 (ja) | 1999-02-10 | 1999-02-10 | 半導体記憶装置 |
| US09/501,624 US6339549B1 (en) | 1999-02-10 | 2000-02-09 | Semiconductor storage apparatus having main bit line and sub bit line |
| KR10-2000-0006218A KR100367904B1 (ko) | 1999-02-10 | 2000-02-10 | 메인 비트 라인과 서브 비트 라인을 갖는 반도체 기억 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3342699A JP3779480B2 (ja) | 1999-02-10 | 1999-02-10 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000235797A JP2000235797A (ja) | 2000-08-29 |
| JP3779480B2 true JP3779480B2 (ja) | 2006-05-31 |
Family
ID=12386241
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3342699A Expired - Fee Related JP3779480B2 (ja) | 1999-02-10 | 1999-02-10 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6339549B1 (ja) |
| JP (1) | JP3779480B2 (ja) |
| KR (1) | KR100367904B1 (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1052572B1 (en) * | 1999-05-12 | 2003-07-30 | STMicroelectronics S.r.l. | Non-volatile memory device with row redundancy |
| KR100451096B1 (ko) * | 2000-09-19 | 2004-10-02 | 엔이씨 일렉트로닉스 가부시키가이샤 | 자기메모리셀어레이를 갖는 비휘발성 반도체메모리장치 |
| US6515906B2 (en) * | 2000-12-28 | 2003-02-04 | Intel Corporation | Method and apparatus for matched-reference sensing architecture for non-volatile memories |
| JP4803887B2 (ja) * | 2001-02-26 | 2011-10-26 | ローム株式会社 | シリアルメモリ装置 |
| US6664634B2 (en) * | 2001-03-15 | 2003-12-16 | Micron Technology, Inc. | Metal wiring pattern for memory devices |
| US6584034B1 (en) * | 2001-04-23 | 2003-06-24 | Aplus Flash Technology Inc. | Flash memory array structure suitable for multiple simultaneous operations |
| JP3659205B2 (ja) * | 2001-08-30 | 2005-06-15 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置及びその駆動方法 |
| KR100463602B1 (ko) * | 2001-12-29 | 2004-12-29 | 주식회사 하이닉스반도체 | 불휘발성 강유전체 메모리의 배선 |
| US7126853B2 (en) * | 2003-08-14 | 2006-10-24 | Mosel Vitelic, Inc. | Electronic memory having impedance-matched sensing |
| JP2005092963A (ja) * | 2003-09-16 | 2005-04-07 | Renesas Technology Corp | 不揮発性記憶装置 |
| US7319633B2 (en) * | 2003-12-19 | 2008-01-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| KR100615575B1 (ko) * | 2004-09-10 | 2006-08-25 | 삼성전자주식회사 | 반도체 메모리 장치 및 이 장치의 배치 방법 |
| CN101111900B (zh) | 2005-01-27 | 2011-02-16 | 斯班逊有限公司 | 半导体装置、地址分配方法 |
| KR100745602B1 (ko) | 2005-12-09 | 2007-08-02 | 삼성전자주식회사 | 상 변화 메모리 장치 및 그것의 메모리 셀 어레이 |
| KR101362955B1 (ko) * | 2006-06-30 | 2014-02-12 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체장치 및 그 제조 방법 |
| US7505298B2 (en) * | 2007-04-30 | 2009-03-17 | Spansion Llc | Transfer of non-associated information on flash memory devices |
| KR100912518B1 (ko) * | 2007-08-01 | 2009-08-18 | 스펜션 엘엘씨 | 반도체 장치, 어드레스 할당 방법 및 검증 방법 |
| KR101393309B1 (ko) | 2008-02-18 | 2014-05-09 | 삼성전자주식회사 | 복수개의 버스 라인들을 구비하는 반도체 장치 |
| KR101398797B1 (ko) | 2009-11-26 | 2014-05-28 | 후지쯔 세미컨덕터 가부시키가이샤 | 비휘발성 반도체 기억 장치 및 그 소거 방법 |
| US9190149B2 (en) * | 2012-08-24 | 2015-11-17 | Infineon Technologies Ag | Method and system for switchable erase or write operations in nonvolatile memory |
| WO2015087413A1 (ja) * | 2013-12-11 | 2015-06-18 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置 |
| CN118870814B (zh) * | 2023-04-23 | 2025-09-12 | 长鑫存储技术有限公司 | 反熔丝存储结构及其阵列结构及各自的操作方法、存储器 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2547615B2 (ja) | 1988-06-16 | 1996-10-23 | 三菱電機株式会社 | 読出専用半導体記憶装置および半導体記憶装置 |
| US5023837A (en) | 1989-09-05 | 1991-06-11 | Texas Instruments Incorporated | Bitline segmentation in logic arrays |
| US5126808A (en) | 1989-10-23 | 1992-06-30 | Advanced Micro Devices, Inc. | Flash EEPROM array with paged erase architecture |
| JPH04311900A (ja) | 1991-04-10 | 1992-11-04 | Sharp Corp | 半導体読み出し専用メモリ |
| JP3171495B2 (ja) | 1992-11-27 | 2001-05-28 | シャープ株式会社 | 複合半導体装置 |
| JP3130705B2 (ja) | 1993-06-25 | 2001-01-31 | 株式会社東芝 | 半導体メモリ回路 |
| US6091639A (en) * | 1993-08-27 | 2000-07-18 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device and data programming method |
| JP3672946B2 (ja) * | 1993-11-30 | 2005-07-20 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| EP0830684B1 (en) | 1995-06-07 | 2004-08-25 | Macronix International Co., Ltd. | Automatic programming algorithm for page mode flash memory with variable programming pulse height and pulse width |
| JP3350308B2 (ja) | 1995-09-12 | 2002-11-25 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP3235715B2 (ja) | 1996-06-11 | 2001-12-04 | シャープ株式会社 | 半導体記憶装置 |
| JPH10275484A (ja) | 1997-03-31 | 1998-10-13 | Hitachi Ltd | 不揮発性半導体記憶装置 |
| JP3737276B2 (ja) * | 1997-04-25 | 2006-01-18 | 富士通株式会社 | 半導体記憶装置 |
| JP3211745B2 (ja) * | 1997-09-18 | 2001-09-25 | 日本電気株式会社 | 半導体記憶装置 |
| US6016270A (en) * | 1998-03-06 | 2000-01-18 | Alliance Semiconductor Corporation | Flash memory architecture that utilizes a time-shared address bus scheme and separate memory cell access paths for simultaneous read/write operations |
-
1999
- 1999-02-10 JP JP3342699A patent/JP3779480B2/ja not_active Expired - Fee Related
-
2000
- 2000-02-09 US US09/501,624 patent/US6339549B1/en not_active Expired - Lifetime
- 2000-02-10 KR KR10-2000-0006218A patent/KR100367904B1/ko not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000235797A (ja) | 2000-08-29 |
| US6339549B1 (en) | 2002-01-15 |
| KR100367904B1 (ko) | 2003-01-14 |
| KR20000058001A (ko) | 2000-09-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100367904B1 (ko) | 메인 비트 라인과 서브 비트 라인을 갖는 반도체 기억 장치 | |
| US7342826B2 (en) | Semiconductor device | |
| JP2882370B2 (ja) | 半導体記憶装置 | |
| US5808944A (en) | Semiconductor memory device having a defect relief arrangement | |
| JP3104319B2 (ja) | 不揮発性記憶装置 | |
| KR100287131B1 (ko) | 비휘발성 반도체 기억장치 | |
| US9042173B2 (en) | Efficient memory sense architecture | |
| JPH02125521A (ja) | 半導体装置 | |
| JPH0766666B2 (ja) | 半導体記憶装置 | |
| KR100277268B1 (ko) | 반도체 메모리장치 | |
| JP3165489B2 (ja) | 持久メモリアレイに対するバイアス回路 | |
| KR950010761B1 (ko) | 분할된 판독 데이타 버스 시스템을 갖는 반도체 메모리 디바이스 | |
| US4924438A (en) | Non-volatile semiconductor memory including a high voltage switching circuit | |
| KR950000029B1 (ko) | 기생용량에 의해 야기된 오동작을 방지하기 위한 eprom의 디코더 회로 | |
| US7035162B2 (en) | Memory devices including global row decoders and operating methods thereof | |
| US6801464B2 (en) | Semiconductor memory device | |
| JPS6059599A (ja) | 不揮発性半導体メモリ | |
| JP2542110B2 (ja) | 不揮発性半導体記憶装置 | |
| JP3544731B2 (ja) | 不揮発性半導体記憶装置 | |
| US7280400B2 (en) | Reducing sneak currents in virtual ground memory arrays | |
| US7057916B2 (en) | Small size ROM | |
| JP3249912B2 (ja) | 半導体記憶装置 | |
| JP3400135B2 (ja) | 半導体記憶装置 | |
| JPH0376098A (ja) | 半導体不揮発性記憶装置 | |
| JPS6221200B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010821 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060113 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060302 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100310 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100310 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110310 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110310 Year of fee payment: 5 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110310 Year of fee payment: 5 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110310 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120310 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130310 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130310 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140310 Year of fee payment: 8 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |