JPS5949608B2 - 共用入出力バス制御装置 - Google Patents
共用入出力バス制御装置Info
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- JPS5949608B2 JPS5949608B2 JP53081010A JP8101078A JPS5949608B2 JP S5949608 B2 JPS5949608 B2 JP S5949608B2 JP 53081010 A JP53081010 A JP 53081010A JP 8101078 A JP8101078 A JP 8101078A JP S5949608 B2 JPS5949608 B2 JP S5949608B2
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- Japan
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- bus
- cpu
- output
- input
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- Expired
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- Bus Control (AREA)
- Small-Scale Networks (AREA)
Description
【発明の詳細な説明】
本発明は共用入出力バス制御装置に関する。
データ処理システムに於いて、一方が故障した時に他方
が重要な仕事を行い得るため、或いはシステムの業務（
負荷）が一台で処理するには負担が大きすぎるため、複
数台の処理装置、具体的には、メモリをも含んだ意味を
持つ中央処理装置（以下ＣＰＵと略称する）で業務を分
担して処理するなどの目的で少なくとも２台のＣＰＵを
使用する傾向にある。また、ＣＰＵだけでなく貯蔵装置
や入出力装置（以下Ｉ／Ｏと略称する。）もこのように
多重化する場合が多くなつている。かかる要求を満足さ
せるには、多重化した各装置間の情報をいかに正しく交
通整理された状況の中で情報の伝送を行わせるかという
ことが重要となつてくる。以下、具体的に説明しよう。
近年、入出力装置群の結合方式として、経済的で拡張性
、融通性に富んだ単一バス方式（ユニバス方式）を採用
するのが主流となりている。
が重要な仕事を行い得るため、或いはシステムの業務（
負荷）が一台で処理するには負担が大きすぎるため、複
数台の処理装置、具体的には、メモリをも含んだ意味を
持つ中央処理装置（以下ＣＰＵと略称する）で業務を分
担して処理するなどの目的で少なくとも２台のＣＰＵを
使用する傾向にある。また、ＣＰＵだけでなく貯蔵装置
や入出力装置（以下Ｉ／Ｏと略称する。）もこのように
多重化する場合が多くなつている。かかる要求を満足さ
せるには、多重化した各装置間の情報をいかに正しく交
通整理された状況の中で情報の伝送を行わせるかという
ことが重要となつてくる。以下、具体的に説明しよう。
近年、入出力装置群の結合方式として、経済的で拡張性
、融通性に富んだ単一バス方式（ユニバス方式）を採用
するのが主流となりている。
第１図には、従来の入出装置群の結合系統図を示す。図
で、２つのバスＰ−ＢＵＳＮＡ、Ｐ−ＢＵＳＢが単一バ
スを形成している。このＰ−ＢＵＳには、入出力装置（
Ｉ／Ｏ）の他に、中央処理装置ＣＰＵＮメモリＭＭをも
接続できる。図ではＣＰＵ−Ａ、ＣＰＵ−Ｂが接続され
ている。更に、入出力装置共用バスＩ／Ｏ−ＢＵＳが設
けられている。このＩ／０−ＢＵＳには、Ｉ／Ｏが接続
されている。工／ Ｏ−ＢＵＳ、！： Ｐ−ＢＵＳとは
入出力制御装置Ｉ／０−Ｃを介して接続されてなる。か
かる構成け、Ｐ−ＢＵＳを多重化してデータ処理システ
ムの信頼性を高めるために採用されている。かかるシス
テムの中で問題となるのは、Ｉ／Ｏ−ＢＵＳとＰ−ＢＵ
Ｓとの論理上の接続、切離しの制御である。この制御は
従来、次のようにしていた。Ｉ／Ｏ−ＢＵＳ全体を、多
重化されたＰ−ＢＵＳの内の任意の一台のＣＰＵが専有
して何んらかのデータ転送を実施している間に、他のＰ
−ＢＵＳからのＣＰＵよりＩ／Ｏ−ＢＵＳ（７）Ｉ／Ｏ
に起動をかけてきた場合を想定する。
で、２つのバスＰ−ＢＵＳＮＡ、Ｐ−ＢＵＳＢが単一バ
スを形成している。このＰ−ＢＵＳには、入出力装置（
Ｉ／Ｏ）の他に、中央処理装置ＣＰＵＮメモリＭＭをも
接続できる。図ではＣＰＵ−Ａ、ＣＰＵ−Ｂが接続され
ている。更に、入出力装置共用バスＩ／Ｏ−ＢＵＳが設
けられている。このＩ／０−ＢＵＳには、Ｉ／Ｏが接続
されている。工／ Ｏ−ＢＵＳ、！： Ｐ−ＢＵＳとは
入出力制御装置Ｉ／０−Ｃを介して接続されてなる。か
かる構成け、Ｐ−ＢＵＳを多重化してデータ処理システ
ムの信頼性を高めるために採用されている。かかるシス
テムの中で問題となるのは、Ｉ／Ｏ−ＢＵＳとＰ−ＢＵ
Ｓとの論理上の接続、切離しの制御である。この制御は
従来、次のようにしていた。Ｉ／Ｏ−ＢＵＳ全体を、多
重化されたＰ−ＢＵＳの内の任意の一台のＣＰＵが専有
して何んらかのデータ転送を実施している間に、他のＰ
−ＢＵＳからのＣＰＵよりＩ／Ｏ−ＢＵＳ（７）Ｉ／Ｏ
に起動をかけてきた場合を想定する。
この時には、現在１／０−ＢＵＳを占有中のＰ−ＢＵＳ
（正確には、Ｐ−ＢＵＳ止のＣＰＵである）に対して、
割込みをかけ、これにより該当ＣＰＵがこの割込みに対
して応答してくるならば、占有中のＣＰＵは正常である
とする。もし、一定時間経過しても、Ｉ／０−ＢＵＳを
占有中のＣＰＵから応答がない場合は、１／Ｏ−ＣはＣ
ＰＵが異常とみなし、積極的に現状の接続状態を解除し
、新たに、Ｉ／Ｏ−ＢＵＳに起動をかけてきたＣＰＵの
属するＰ−ＢＵＳに１／０−ＢＵＳを接続し、以後のデ
ータサービス権を譲渡するようにする。これによつて、
Ｉ／０ーＢＵＳ（ＤＰ−ＢＵＳとの切替えが行われる。
この処理フローは第２図に示される。以上の従来方式に
よれば、Ｉ／Ｏ−ＢＵＳ単位でしかＣＰＵとの切替えが
できない。
（正確には、Ｐ−ＢＵＳ止のＣＰＵである）に対して、
割込みをかけ、これにより該当ＣＰＵがこの割込みに対
して応答してくるならば、占有中のＣＰＵは正常である
とする。もし、一定時間経過しても、Ｉ／０−ＢＵＳを
占有中のＣＰＵから応答がない場合は、１／Ｏ−ＣはＣ
ＰＵが異常とみなし、積極的に現状の接続状態を解除し
、新たに、Ｉ／Ｏ−ＢＵＳに起動をかけてきたＣＰＵの
属するＰ−ＢＵＳに１／０−ＢＵＳを接続し、以後のデ
ータサービス権を譲渡するようにする。これによつて、
Ｉ／０ーＢＵＳ（ＤＰ−ＢＵＳとの切替えが行われる。
この処理フローは第２図に示される。以上の従来方式に
よれば、Ｉ／Ｏ−ＢＵＳ単位でしかＣＰＵとの切替えが
できない。
従つて、１／Ｏ−ＢＵＳ内の各１／０を複数台のＣＰＵ
で共有しようとするならば、Ｉ／０−ＢＵＳをその分だ
け必要とし、経済的でないぱかりか、ハードウエアの増
加となｂ１システム全体の信頼性低下にもつながつてく
る。これらの欠点を除き、Ｉ／Ｏ−ＢＵＳ内の各１／Ｏ
毎に複数台のＣＰＵと接続状態を迅速に、且つ高信頼度
で保てるようにした共用入出力バス制御方式が本出願人
によつて出願された。
で共有しようとするならば、Ｉ／０−ＢＵＳをその分だ
け必要とし、経済的でないぱかりか、ハードウエアの増
加となｂ１システム全体の信頼性低下にもつながつてく
る。これらの欠点を除き、Ｉ／Ｏ−ＢＵＳ内の各１／Ｏ
毎に複数台のＣＰＵと接続状態を迅速に、且つ高信頼度
で保てるようにした共用入出力バス制御方式が本出願人
によつて出願された。
（特願昭５１−１４７７４６号）以下、詳細に説明する
。第３図には、より複雑化したデータ処理システムの系
統図を示す。Ｐ−ＢＵＳはＰ−ＢＵＳ１，Ｐ−ＢＵＳ２
，Ｐ−ＢＵＳ３よジ成り、各Ｐ一ＢＵＳにはＣＰＵ−１
，ＣＰＵ−２，ＣＰＵ−３及び複数個の専用１／Ｏが接
続されている。Ｉ／０ＢＵＳはＩ／Ｏ−ＢＵＳ１，Ｉ／
０−ＢＵＳ２よ）成り、各１／０−ＢＵＳには、共用１
／０としてＧ−１／Ｏが接続されている。Ｐ−ＢＵＳと
１／０−ＢＵＳとは、リンケージ・バス（ケーブル）Ｌ
−ＢＵＳ２によつて相Ｕに接続されている。各バス間の
接続点はウインドスイツチＷＳによつて選択している。
更に、Ｌ−ＢＵＳ１はバス制御装置ＢＣ１，Ｌ−ＢＵＳ
２およびＩ／Ｏ−ＢＵＳ１，２はバス制御装置ＢＣ２，
ＢＣ３の制御下にある。かかるデータ処理システムに関
して、本出願人は、先に、Ｉ／０−ＢＵＳ内のＩ／０と
複合台のＣＰＵ間との接続切離しをＩ／０単位に実施で
きるようにした発明を出願した（発明の名称：共用入出
力バス制御方式）。
。第３図には、より複雑化したデータ処理システムの系
統図を示す。Ｐ−ＢＵＳはＰ−ＢＵＳ１，Ｐ−ＢＵＳ２
，Ｐ−ＢＵＳ３よジ成り、各Ｐ一ＢＵＳにはＣＰＵ−１
，ＣＰＵ−２，ＣＰＵ−３及び複数個の専用１／Ｏが接
続されている。Ｉ／０ＢＵＳはＩ／Ｏ−ＢＵＳ１，Ｉ／
０−ＢＵＳ２よ）成り、各１／０−ＢＵＳには、共用１
／０としてＧ−１／Ｏが接続されている。Ｐ−ＢＵＳと
１／０−ＢＵＳとは、リンケージ・バス（ケーブル）Ｌ
−ＢＵＳ２によつて相Ｕに接続されている。各バス間の
接続点はウインドスイツチＷＳによつて選択している。
更に、Ｌ−ＢＵＳ１はバス制御装置ＢＣ１，Ｌ−ＢＵＳ
２およびＩ／Ｏ−ＢＵＳ１，２はバス制御装置ＢＣ２，
ＢＣ３の制御下にある。かかるデータ処理システムに関
して、本出願人は、先に、Ｉ／０−ＢＵＳ内のＩ／０と
複合台のＣＰＵ間との接続切離しをＩ／０単位に実施で
きるようにした発明を出願した（発明の名称：共用入出
力バス制御方式）。
この発明は、Ｉ／ＯーＢＵＳ内の各１／Ｏ毎にＣＰＵか
ら予約（リザーブ）されているか否かを示す情報（例え
ば１ビツ卜構成）とその予約したＣＰＵ番号とをバス制
御装置内に記憶させるようにしたものである。以上述べ
てきた２つの発明を要約すると次のようになる。ＣＰＵ
＜！：Ｉ／Ｏ−ＢＵＳ土のＩ／Ｏとを結合するものとし
てバス制御装置の他に、第３図よク明らかなように、リ
ンケージ・バスＬ−ＢＵＳ１ウインドスイツチＷＳがあ
る。この結合するＬーＢＵＳ，ＷＳよジ成るバス間結合
部をも一般１／０と同等に扱い得るようにしたのが、前
記発明の主旨であり、上記結合部、例えばウインドスイ
ツチＷＳ内に処理要求を記憶させるようにし、次いで実
際に処理の要求がきた場合には、士記記憶状態に従つて
ＣＰＵＩ：．Ｉ／Ｏとを接続せしめるようにしたもので
ある。処理要求としては、割込み要求、ＤＭＡ（ＤＩＲ
ＥＣＴ ＭＥＭＯＲＹＡＣＣＥＳＳ）転送要求が主たる
ものであり、その処理の内容としては、割込み処理、Ｄ
ＭＡ転送処理、ＣＰＵ制御によるデータ転送処理、即ち
プログラム入出力命令による処理の３つが主たるもので
ある。次に、データ処理システムのよｂ具体的な系統図
を第４図に示す。各Ｐ−ＢＵＳ１，Ｐ−ＢＵＳ２は各ユ
ニバス制御装置ＵＢＳの制御下にある。Ｐ−ＢＵＳ，Ｉ
／０−ＢＵＳ共に、Ｉ／Ｏは入出力制御装置ＣＥを介し
て各ＢＵＳに接続されている。各ＣＥは、一・−ド上の
論理プリント板一枚によつて構成されている。ウインド
スイツチＷＳ１，ＷＳ２，ＷＳ３，ＷＳ４は、それぞれ
ウインド機能を持つ論理プリント板よ）成る。Ｌ−ＢＵ
Ｓ１および２はケーブル線より成る。ウインドスイツチ
ＷＳ１，ＷＳ２，ＷＳ３，ＷＳ４、リンケージ・バスＬ
−ＢＵＳ１卦よび２とで士述した１つのバス間結合部が
形成されている。１／０−ＢＵＳには、スロツト番号（
０）〜（Ｆ）が符合されている。
ら予約（リザーブ）されているか否かを示す情報（例え
ば１ビツ卜構成）とその予約したＣＰＵ番号とをバス制
御装置内に記憶させるようにしたものである。以上述べ
てきた２つの発明を要約すると次のようになる。ＣＰＵ
＜！：Ｉ／Ｏ−ＢＵＳ土のＩ／Ｏとを結合するものとし
てバス制御装置の他に、第３図よク明らかなように、リ
ンケージ・バスＬ−ＢＵＳ１ウインドスイツチＷＳがあ
る。この結合するＬーＢＵＳ，ＷＳよジ成るバス間結合
部をも一般１／０と同等に扱い得るようにしたのが、前
記発明の主旨であり、上記結合部、例えばウインドスイ
ツチＷＳ内に処理要求を記憶させるようにし、次いで実
際に処理の要求がきた場合には、士記記憶状態に従つて
ＣＰＵＩ：．Ｉ／Ｏとを接続せしめるようにしたもので
ある。処理要求としては、割込み要求、ＤＭＡ（ＤＩＲ
ＥＣＴ ＭＥＭＯＲＹＡＣＣＥＳＳ）転送要求が主たる
ものであり、その処理の内容としては、割込み処理、Ｄ
ＭＡ転送処理、ＣＰＵ制御によるデータ転送処理、即ち
プログラム入出力命令による処理の３つが主たるもので
ある。次に、データ処理システムのよｂ具体的な系統図
を第４図に示す。各Ｐ−ＢＵＳ１，Ｐ−ＢＵＳ２は各ユ
ニバス制御装置ＵＢＳの制御下にある。Ｐ−ＢＵＳ，Ｉ
／０−ＢＵＳ共に、Ｉ／Ｏは入出力制御装置ＣＥを介し
て各ＢＵＳに接続されている。各ＣＥは、一・−ド上の
論理プリント板一枚によつて構成されている。ウインド
スイツチＷＳ１，ＷＳ２，ＷＳ３，ＷＳ４は、それぞれ
ウインド機能を持つ論理プリント板よ）成る。Ｌ−ＢＵ
Ｓ１および２はケーブル線より成る。ウインドスイツチ
ＷＳ１，ＷＳ２，ＷＳ３，ＷＳ４、リンケージ・バスＬ
−ＢＵＳ１卦よび２とで士述した１つのバス間結合部が
形成されている。１／０−ＢＵＳには、スロツト番号（
０）〜（Ｆ）が符合されている。
この表示は、例えば本図のごとく１６進表示となつてい
る。Ｐ−ＢＵＳ１，２も共にスロツト番号が符されてい
る。（図示略）スロツト番号とデバイス認識情報（ＤＶ
Ａ，Ｉ／０関係）とを一致させておくと、ソフトウエア
上使用し易い。このスロツト番号を符した理由は、論理
的には、ウインドによる窓口をはつきジさせるためであ
シ、ハード的には、各ＢＵＳ毎に１つのパツケージで構
成しているためである。かかる構成になる共用１／０の
切替え制御を具体的に説明しよう。１／０−ＢＵＳ上の
Ｉ／Ｏ−１、Ｉ／Ｏ−２をＰ−ＢＵＳ１，Ｐ−ＢＵＳ２
上にあるＣＰＵ−１，ＣＰＵ−２が交互に使用したジ、
どちらか一方の１／０をＣＰＵ−１，ＣＰＵ−２で交互
に使用した幻する際、共用１／Ｏの切替え制御が必要と
なる。
る。Ｐ−ＢＵＳ１，２も共にスロツト番号が符されてい
る。（図示略）スロツト番号とデバイス認識情報（ＤＶ
Ａ，Ｉ／０関係）とを一致させておくと、ソフトウエア
上使用し易い。このスロツト番号を符した理由は、論理
的には、ウインドによる窓口をはつきジさせるためであ
シ、ハード的には、各ＢＵＳ毎に１つのパツケージで構
成しているためである。かかる構成になる共用１／０の
切替え制御を具体的に説明しよう。１／０−ＢＵＳ上の
Ｉ／Ｏ−１、Ｉ／Ｏ−２をＰ−ＢＵＳ１，Ｐ−ＢＵＳ２
上にあるＣＰＵ−１，ＣＰＵ−２が交互に使用したジ、
どちらか一方の１／０をＣＰＵ−１，ＣＰＵ−２で交互
に使用した幻する際、共用１／Ｏの切替え制御が必要と
なる。
先ず、Ｉ／０−ＢＵＳ士のＩ／０を使用しようとするＣ
ＰＵは、予約コアンド（リザーブ命令）を発行する。こ
の命令を受けて、Ｉ／０バス制御装置ＢＣけ、内部に具
えたコントロールテーブル内の指定されたＩ／０の内容
を続出し、該１／０がリザーブ中、即ち、既に他のＣＰ
Ｕにリザーブされているか否かをチエツクする。リザー
ブ中でなければ、コントロールテーブル内にリザーブビ
ツトを立て、同時に該１／０にリザーブ命令を出してき
たＣＰＵ番号を記憶させる。上述のコントロールテーブ
ルの事例を第５図に示す。
ＰＵは、予約コアンド（リザーブ命令）を発行する。こ
の命令を受けて、Ｉ／０バス制御装置ＢＣけ、内部に具
えたコントロールテーブル内の指定されたＩ／０の内容
を続出し、該１／０がリザーブ中、即ち、既に他のＣＰ
Ｕにリザーブされているか否かをチエツクする。リザー
ブ中でなければ、コントロールテーブル内にリザーブビ
ツトを立て、同時に該１／０にリザーブ命令を出してき
たＣＰＵ番号を記憶させる。上述のコントロールテーブ
ルの事例を第５図に示す。
該コントロールテーブルはＩ／Ｏ−ＢＵＳ上の各１／Ｏ
毎に設けられている。テーブルは、スロツト番号毎に順
次区分けされている。第４図の事例では、スロツト番号
は０，１，・．・・・・，Ｆとなつている。各スロツト
番号毎に２つの成分を持つ。第１の成分は、リザーブさ
れているか否かを示すリザーブ成分Ｒ／Ｆ′Ｃ′あう、
リザーブ済みの際にはｌ１１■ が立ち、未だリザーブ
されていなけ．れば、即ち、フリー状態では■０１１が
立つている。第２の成分は、どのＣＰＵがリザーブ中で
あるかを示すＣＰＵ番号部であク、例えば、ＣＰＵ−２
がリザーブであれば、該ＣＰＵ−２の番号（例えば１２
°）が立てられている。図のスロツト番号Ｄの部分がこ
の場合に相当している。ＣＰＵの番号は、該当ＣＰＵに
対応するウインドスイツチＷＳ２，ＷＳ３が実装されて
いるＩ／Ｏ−ＢＵＳ上のスロツト番号を入れておくよう
にしている。このように、Ｉ／０−ＢＵＳ上のＩ／Ｏに
対して、ＣＰＵ−１，２は、各々必要に応じてリザーブ
命令を発行してゆき、所定１／Ｏとの間でデー夕転送の
実行を行つてゆく。かかる構成の入出力バス制御方式に
おいて、Ｉ／０−ＢＵＳ上のレ℃とＣＰＵとのデータ転
送が始まる以前のＩ／Ｏの初期状態につき考察してみよ
う。ＣＰＵとＩ／０とのデータ転送が可能となるために
は、データ転送を始めるためのＣＰＵからＩ／Ｏに対す
る起動信号が、Ｉ／Ｏに受け付けられねばならない。こ
の起動信号をいつでも受け付けられる状態をＶＯの初期
状態と呼ぶことにする。例えば第４図において、ＣＰＵ
−１の電源が、オフ状態からオン状態に変化した場合、
すなわち、ＣＰＵ−１の電源が入つた場合につき考える
。
毎に設けられている。テーブルは、スロツト番号毎に順
次区分けされている。第４図の事例では、スロツト番号
は０，１，・．・・・・，Ｆとなつている。各スロツト
番号毎に２つの成分を持つ。第１の成分は、リザーブさ
れているか否かを示すリザーブ成分Ｒ／Ｆ′Ｃ′あう、
リザーブ済みの際にはｌ１１■ が立ち、未だリザーブ
されていなけ．れば、即ち、フリー状態では■０１１が
立つている。第２の成分は、どのＣＰＵがリザーブ中で
あるかを示すＣＰＵ番号部であク、例えば、ＣＰＵ−２
がリザーブであれば、該ＣＰＵ−２の番号（例えば１２
°）が立てられている。図のスロツト番号Ｄの部分がこ
の場合に相当している。ＣＰＵの番号は、該当ＣＰＵに
対応するウインドスイツチＷＳ２，ＷＳ３が実装されて
いるＩ／Ｏ−ＢＵＳ上のスロツト番号を入れておくよう
にしている。このように、Ｉ／０−ＢＵＳ上のＩ／Ｏに
対して、ＣＰＵ−１，２は、各々必要に応じてリザーブ
命令を発行してゆき、所定１／Ｏとの間でデー夕転送の
実行を行つてゆく。かかる構成の入出力バス制御方式に
おいて、Ｉ／０−ＢＵＳ上のレ℃とＣＰＵとのデータ転
送が始まる以前のＩ／Ｏの初期状態につき考察してみよ
う。ＣＰＵとＩ／０とのデータ転送が可能となるために
は、データ転送を始めるためのＣＰＵからＩ／Ｏに対す
る起動信号が、Ｉ／Ｏに受け付けられねばならない。こ
の起動信号をいつでも受け付けられる状態をＶＯの初期
状態と呼ぶことにする。例えば第４図において、ＣＰＵ
−１の電源が、オフ状態からオン状態に変化した場合、
すなわち、ＣＰＵ−１の電源が入つた場合につき考える
。
ＣＰＵ−１がつながるＰ−ＢＵＳ１内のＣＥ，１／０お
よびウインドスイツチＷＳ１は、ＣＰＵ−１の電源がオ
フ状態からオン状態に変化した場合、すなわちＣＰＵ−
１自体が初期状態になつたときには、ＣＰＵ−１の新た
な起動を受け付けられるように、それまでの状態をリセ
ツトし、初期状態にならねばならない。初期状態になる
必要のあるのは、上述のＣＥ，１／０、およびウインド
スイツチＷＳ１だけではない。
よびウインドスイツチＷＳ１は、ＣＰＵ−１の電源がオ
フ状態からオン状態に変化した場合、すなわちＣＰＵ−
１自体が初期状態になつたときには、ＣＰＵ−１の新た
な起動を受け付けられるように、それまでの状態をリセ
ツトし、初期状態にならねばならない。初期状態になる
必要のあるのは、上述のＣＥ，１／０、およびウインド
スイツチＷＳ１だけではない。
ＣＰＵ−Ａの電源がオフ状態になる以前にＣＰＵ−１が
予約していたＩ／０−ＢＵＳ内のＣＥおよびＩ／Ｏもそ
うである。一般にＰ−ＢＵＳあるいはＩ／Ｏ−ＢＵＳ内
のＣＥ卦よび■／Ｏを初期状態にする方法には２通りあ
る。
予約していたＩ／０−ＢＵＳ内のＣＥおよびＩ／Ｏもそ
うである。一般にＰ−ＢＵＳあるいはＩ／Ｏ−ＢＵＳ内
のＣＥ卦よび■／Ｏを初期状態にする方法には２通りあ
る。
一つはソフトウエア土の手続きにて行う方法である。ま
ずソフトウエア土の手続きにて行う方法につき述べる。
これはＣＰＵが起動をかけようとするＩ／０に対して、
あらかじめ個別に初期状態に戻すような命令（コマンド
）を送出する方法である。実際の例では、ＣＰＵの電源
がオフ状態からオン状態になつた場合には、あらかじめ
ＣＰＵに内蔵されているプログラムがＣＥおよび１／０
に対して、コマンドを送出ずるのが普通である。この方
法はプログラムが増えるということ、および初期状態に
もどすのにコマンドのやりとりを個々に対して行うため
複数台のＣＥおよびＴ／０を同時に初期状態に戻すこと
ができず、またＣＥおよびＩ／０がコマンドを受け付け
る状態には必ずしもなつていないので、そのような場合
には、コマンドが受け付けられず、ＣＥおよびＩ／０を
初期状態に戻すことができないという欠点を持つ。その
ため一般には前に述べたもうーつの方法、すなわちー・
−ドウエアで自動的に初期状態に戻す方法がとられてい
る。これはＣＰＵから各ＣＥに対してリセツトラインを
張り、このラインに信号を乗せることによりＣＥのハー
ドウエアをリセツトさせようとするものである。この方
法ではＣＰＵから出るリセツトラインは一本でよく、各
ＣＥは、このラインから分岐させたラインにより、リセ
ツ卜信号を受け取る。以土の説明を第６図に示す。第６
図は第４図におけるＰ−ＢＵＳ１中のリセツトラインだ
けを取ジ出して描いたものである。ＣＰＵ−１がリセツ
ト信号を発すると、これが全ＣＥおよびウインドスイツ
チに伝えられる。Ｐ−ＢＵＳ中のＣＥおよびウインドス
イツチに対しては、上記の方法で初期状態に戻すことが
可能である。しかし、Ｉ／Ｏ−ＢＵＳ内のＣＥに対して
は同様の方法はとれない。なぜならば、Ｉ／０ーＢＵＳ
内のＣＥは、複数台のＣＰＵが時分割に使用している、
すなわちーつのＣＰＵが、全ＣＥとデータ転送を行つて
いる訳ではないので、リセツト信号を送出したＣＰＵ以
外の他のＣＰＵがデータ転送を行つているＣＥに対して
は、リセツト信号を送出してはいけないためである。そ
のため従来は、Ｉ／０−ＢＵＳ内のＣＥに対しては、ソ
フトウエア土の手続きでＣＰＵよりコマンドを出す以外
に手段を持たなかつた。
ずソフトウエア土の手続きにて行う方法につき述べる。
これはＣＰＵが起動をかけようとするＩ／０に対して、
あらかじめ個別に初期状態に戻すような命令（コマンド
）を送出する方法である。実際の例では、ＣＰＵの電源
がオフ状態からオン状態になつた場合には、あらかじめ
ＣＰＵに内蔵されているプログラムがＣＥおよび１／０
に対して、コマンドを送出ずるのが普通である。この方
法はプログラムが増えるということ、および初期状態に
もどすのにコマンドのやりとりを個々に対して行うため
複数台のＣＥおよびＴ／０を同時に初期状態に戻すこと
ができず、またＣＥおよびＩ／０がコマンドを受け付け
る状態には必ずしもなつていないので、そのような場合
には、コマンドが受け付けられず、ＣＥおよびＩ／０を
初期状態に戻すことができないという欠点を持つ。その
ため一般には前に述べたもうーつの方法、すなわちー・
−ドウエアで自動的に初期状態に戻す方法がとられてい
る。これはＣＰＵから各ＣＥに対してリセツトラインを
張り、このラインに信号を乗せることによりＣＥのハー
ドウエアをリセツトさせようとするものである。この方
法ではＣＰＵから出るリセツトラインは一本でよく、各
ＣＥは、このラインから分岐させたラインにより、リセ
ツ卜信号を受け取る。以土の説明を第６図に示す。第６
図は第４図におけるＰ−ＢＵＳ１中のリセツトラインだ
けを取ジ出して描いたものである。ＣＰＵ−１がリセツ
ト信号を発すると、これが全ＣＥおよびウインドスイツ
チに伝えられる。Ｐ−ＢＵＳ中のＣＥおよびウインドス
イツチに対しては、上記の方法で初期状態に戻すことが
可能である。しかし、Ｉ／Ｏ−ＢＵＳ内のＣＥに対して
は同様の方法はとれない。なぜならば、Ｉ／０ーＢＵＳ
内のＣＥは、複数台のＣＰＵが時分割に使用している、
すなわちーつのＣＰＵが、全ＣＥとデータ転送を行つて
いる訳ではないので、リセツト信号を送出したＣＰＵ以
外の他のＣＰＵがデータ転送を行つているＣＥに対して
は、リセツト信号を送出してはいけないためである。そ
のため従来は、Ｉ／０−ＢＵＳ内のＣＥに対しては、ソ
フトウエア土の手続きでＣＰＵよりコマンドを出す以外
に手段を持たなかつた。
本発明は、Ｉ／０−ＢＵＳ内のｌ／Ｏと複数台のＣＰＵ
との間の接続切離しをＩ／０単位に実施できるようにし
た共用入出力バス制御装置を提供しようとするものであ
る。
との間の接続切離しをＩ／０単位に実施できるようにし
た共用入出力バス制御装置を提供しようとするものであ
る。
本発明は、Ｉ／Ｏ−ＢＵＳ内のＣＥに対して、リセツト
ラインを張ることにより、ハードウエア的にリセツトす
ることを可能にした点を特徴とするものである。
ラインを張ることにより、ハードウエア的にリセツトす
ることを可能にした点を特徴とするものである。
すなわち、ＣＰＵがリセツト信号を発した時に、Ｉ／Ｏ
−ＢＵＳ中のＣＥに対しては、該ＣＰＵが予約している
ＣＥのみを選択的にリセツトすることを可能にしたこと
である。それを実現するために、本発明では２つの新し
い手段を特徴とする。その１つは、■／Ｏ−ＢＵＳ内の
リセツトラインを、バスコントローラＢＣより各スロツ
トヘ個別に配線すること、他のーつはそのリセツトライ
ンを双方向性とすることである。双方向性という意味は
具体的には、バスコントローラＢＣから各スロツトヘ、
又、逆に各スロツトからバスコントローラへという双方
向のリセツト信号の流れが可能になることである。かか
る特徴点を第７図を以て説明する。
−ＢＵＳ中のＣＥに対しては、該ＣＰＵが予約している
ＣＥのみを選択的にリセツトすることを可能にしたこと
である。それを実現するために、本発明では２つの新し
い手段を特徴とする。その１つは、■／Ｏ−ＢＵＳ内の
リセツトラインを、バスコントローラＢＣより各スロツ
トヘ個別に配線すること、他のーつはそのリセツトライ
ンを双方向性とすることである。双方向性という意味は
具体的には、バスコントローラＢＣから各スロツトヘ、
又、逆に各スロツトからバスコントローラへという双方
向のリセツト信号の流れが可能になることである。かか
る特徴点を第７図を以て説明する。
第７図はＩ／０−ＢＵＳの各スロツトヘリセツトライン
１０が個別に配線された状態を示している。リセツト信
号がＣＰＵで発せられると、これはＰＢＵＳ１ウインド
スイツチＷＳ１，ＷＳ２を経てバスコントローラＢＣに
伝えられる。ＢＣはこの信号を受信し、リセツト信号が
発せられたウインドスイツチＷＳ２のスロツト番号を検
出し、すなわちウインドスイツチ番号からＣＰＵを割ジ
出し、このＣＰＵが使用している或いは予約している１
／Ｏ−ＢＵＳ内のＣＥのみを選択的にリセツトする。Ｂ
ＣがＣＥを選択的にリセツトする回路の実施例を第８図
を以て説明する。本発明の対象はこの回路を実装した共
用入出力バス制御装置である。第８図にて示すバスコン
トローラＢＣは第７図に示すものと同様のものであるが
、その内容を詳しく図示したものである。
１０が個別に配線された状態を示している。リセツト信
号がＣＰＵで発せられると、これはＰＢＵＳ１ウインド
スイツチＷＳ１，ＷＳ２を経てバスコントローラＢＣに
伝えられる。ＢＣはこの信号を受信し、リセツト信号が
発せられたウインドスイツチＷＳ２のスロツト番号を検
出し、すなわちウインドスイツチ番号からＣＰＵを割ジ
出し、このＣＰＵが使用している或いは予約している１
／Ｏ−ＢＵＳ内のＣＥのみを選択的にリセツトする。Ｂ
ＣがＣＥを選択的にリセツトする回路の実施例を第８図
を以て説明する。本発明の対象はこの回路を実装した共
用入出力バス制御装置である。第８図にて示すバスコン
トローラＢＣは第７図に示すものと同様のものであるが
、その内容を詳しく図示したものである。
以下本発明の対象である、このバスコントローラＢＣに
つき説明する。Ｐ−ＢＵＳ上のＣＰＵから発せられたリ
セツト信号は、Ｐ−ＢＵＳ−＋Ｐ−ＢＵＳ上のウインド
スイツチ→Ｉ／Ｏ−ＢＵＳ上のウインドスイツチ、とい
う順でＩ／０−ＢＵＳに伝えられる。１／０−ＢＵＳ上
のウインドスイツチ（第４図におけるＷＳ２又はＷＳ３
）に到達したリセツト信号は、Ｉ／Ｏ−ＢＵＳの各スロ
ツト毎に張られている双方向リセツトライン１０を通り
Ｉ／ＯーＢＵＳバスコントローラＢＣに伝えられる。
つき説明する。Ｐ−ＢＵＳ上のＣＰＵから発せられたリ
セツト信号は、Ｐ−ＢＵＳ−＋Ｐ−ＢＵＳ上のウインド
スイツチ→Ｉ／Ｏ−ＢＵＳ上のウインドスイツチ、とい
う順でＩ／０−ＢＵＳに伝えられる。１／０−ＢＵＳ上
のウインドスイツチ（第４図におけるＷＳ２又はＷＳ３
）に到達したリセツト信号は、Ｉ／Ｏ−ＢＵＳの各スロ
ツト毎に張られている双方向リセツトライン１０を通り
Ｉ／ＯーＢＵＳバスコントローラＢＣに伝えられる。
ＢＣではこの信号を受け取り、リセツト信号が通過して
来たウインドスイツチが実装されているスロツ卜番号か
ら、このウインドスイツチにつながるＣＰＵが使用中或
いは予約している■／Ｏ−ＢＵＳ上のＣＥを捜し出しこ
んどは、それに向けてリセツト信号を発することによつ
て、個別的にリセツトする。この時のＢＣの動作を詳細
に説明しよう。
来たウインドスイツチが実装されているスロツ卜番号か
ら、このウインドスイツチにつながるＣＰＵが使用中或
いは予約している■／Ｏ−ＢＵＳ上のＣＥを捜し出しこ
んどは、それに向けてリセツト信号を発することによつ
て、個別的にリセツトする。この時のＢＣの動作を詳細
に説明しよう。
ＢＣに到来したリセツト信号は、ＢＣ内にあるリセツ卜
信号送受信ゲート１００にて受信される。このゲート１
００は、Ｉ／Ｏ−ＢＵＳのスロツト数だけ用意されてい
る。なぜならば、双方向個別リセツトラインは、Ｉ／Ｏ
−ＢＵＳのスロツト数だけ張られているからである。送
受信ゲート１００を通過したリセツト信号は、エンコー
ダ２００に入る。
信号送受信ゲート１００にて受信される。このゲート１
００は、Ｉ／Ｏ−ＢＵＳのスロツト数だけ用意されてい
る。なぜならば、双方向個別リセツトラインは、Ｉ／Ｏ
−ＢＵＳのスロツト数だけ張られているからである。送
受信ゲート１００を通過したリセツト信号は、エンコー
ダ２００に入る。
ここでリセツト信号はエンコードされ、リセツトライン
の番号、すなわちスロツト番号が、たとえば２進表示さ
れる。そしてこのエンコードされた結果はラツチ回路３
００に記憶される。ラツチ回路３００に記憶されるタイ
ミングは、リセツト信号が送受信ゲート１００を通過し
、エンコーダ２００にてエンコードされ、そのデータが
ラツチ回路土で確定するのに充分な時間が経過してから
である。この前にオアゲート４００および遅延素子５０
０が用いられている。更にバス制御装置ＢＣは、コント
ロールテーブル６００、カウンタ７００、それを動かす
クロツク８００、およびカウンタ７００の出力をデコー
ドするデコーダ９００を有している。リセツト信号が到
来し、ＢＣ内の送受信ゲート１００を通過すると、それ
らの信号がオアゲート４００を介して出力され、クロツ
ク８００が起動される。するとカウンタ７００が動作を
始める。カウンタ７００の出力は数値判定回路１０００
に伝えられる。数値判定回路１０００は、カウンタ７０
０の出力値が一定値以上になると、クロツク８００及び
カウンタ７００をクリアする役目を持つ。数値判定回路
１０００を通り抜けたカウンタ７００の出力は、コント
ロールテーブル６００に導かれる。数値判定回路１００
０の出力により、スロツト番号が示される。コントロー
ルテーブル６００からは、そのスロツト番号によ）、第
５図に示すＲ／ＦビツトとＣＰＵ番号が読み出される。
カウンタはスロツト番号をすべて走査する。このＣＰＵ
番号すなわち■／Ｏ−ＢＵＳ上のウインドスイツチが実
装されているスロツト番号とラツチ回路３００に記憶さ
れたスロツト番号とが比較器１１００に入力される。比
較器１１００は両方の入力が一致したときにだけ出力す
る。数値判定回路１０００を通過したカウンタ７００の
出力はデコーダ９００を通ク、ＡＮＤゲート１２００に
導かれている。このＡＮＤゲート１２００のもう一方の
入力は前述の比較器１１００の出力であう、比較器１１
００の出力があつたとき、つまジＢＣに送られて来たス
ロツト番号と、コントロールテーブル６００から読み出
されたスロツト番号が一致したときにだけ、該ＡＮＤゲ
ート１２００は開かれる。このＡＮＤゲート１２００の
出力は、ＢＣの送受信ゲ−ト１００に導かれている。以
上のようにして、ＢＣにリセツト信号が到来するとカウ
ンタ７００によわコントロールテーブル６００内のＣＰ
Ｕ番号をスロツト毎に順次読み出し、リセツト信号を発
したＣＰＵ番号が書かれておれば、そのスロツトに対し
リセツト信号を送出することを可能にする。
の番号、すなわちスロツト番号が、たとえば２進表示さ
れる。そしてこのエンコードされた結果はラツチ回路３
００に記憶される。ラツチ回路３００に記憶されるタイ
ミングは、リセツト信号が送受信ゲート１００を通過し
、エンコーダ２００にてエンコードされ、そのデータが
ラツチ回路土で確定するのに充分な時間が経過してから
である。この前にオアゲート４００および遅延素子５０
０が用いられている。更にバス制御装置ＢＣは、コント
ロールテーブル６００、カウンタ７００、それを動かす
クロツク８００、およびカウンタ７００の出力をデコー
ドするデコーダ９００を有している。リセツト信号が到
来し、ＢＣ内の送受信ゲート１００を通過すると、それ
らの信号がオアゲート４００を介して出力され、クロツ
ク８００が起動される。するとカウンタ７００が動作を
始める。カウンタ７００の出力は数値判定回路１０００
に伝えられる。数値判定回路１０００は、カウンタ７０
０の出力値が一定値以上になると、クロツク８００及び
カウンタ７００をクリアする役目を持つ。数値判定回路
１０００を通り抜けたカウンタ７００の出力は、コント
ロールテーブル６００に導かれる。数値判定回路１００
０の出力により、スロツト番号が示される。コントロー
ルテーブル６００からは、そのスロツト番号によ）、第
５図に示すＲ／ＦビツトとＣＰＵ番号が読み出される。
カウンタはスロツト番号をすべて走査する。このＣＰＵ
番号すなわち■／Ｏ−ＢＵＳ上のウインドスイツチが実
装されているスロツト番号とラツチ回路３００に記憶さ
れたスロツト番号とが比較器１１００に入力される。比
較器１１００は両方の入力が一致したときにだけ出力す
る。数値判定回路１０００を通過したカウンタ７００の
出力はデコーダ９００を通ク、ＡＮＤゲート１２００に
導かれている。このＡＮＤゲート１２００のもう一方の
入力は前述の比較器１１００の出力であう、比較器１１
００の出力があつたとき、つまジＢＣに送られて来たス
ロツト番号と、コントロールテーブル６００から読み出
されたスロツト番号が一致したときにだけ、該ＡＮＤゲ
ート１２００は開かれる。このＡＮＤゲート１２００の
出力は、ＢＣの送受信ゲ−ト１００に導かれている。以
上のようにして、ＢＣにリセツト信号が到来するとカウ
ンタ７００によわコントロールテーブル６００内のＣＰ
Ｕ番号をスロツト毎に順次読み出し、リセツト信号を発
したＣＰＵ番号が書かれておれば、そのスロツトに対し
リセツト信号を送出することを可能にする。
ここではカウンタ７００によるコントロールテーブル６
００の走査は１回のみとしている。上記によれば、ＣＰ
Ｕが予約（リザーブ）しているＩ／０−ＢＵＳ上のＴ／
Ｏは、ＣＰＵがＰーＢＵＳ土でリセツト信号を発すれぱ
自動的にリセツトされる。
００の走査は１回のみとしている。上記によれば、ＣＰ
Ｕが予約（リザーブ）しているＩ／０−ＢＵＳ上のＴ／
Ｏは、ＣＰＵがＰーＢＵＳ土でリセツト信号を発すれぱ
自動的にリセツトされる。
従来技術ではＩ／０−ＢＵＳ内のＴ／Ｏのうち、ＣＰＵ
が予約しているものに対するリセツトは、プログラムを
介在して行う方法しかなく、これは、１／０−ＢＵＳ内
のＩ／ＯＣＥがハードウエア上、正常あるいは初期状態
になれば不可能であつた。
が予約しているものに対するリセツトは、プログラムを
介在して行う方法しかなく、これは、１／０−ＢＵＳ内
のＩ／ＯＣＥがハードウエア上、正常あるいは初期状態
になれば不可能であつた。
ＣＰＵの電源が切れて再び立ち土つたときなどは、該Ｃ
ＰＵとデータ転送をしていた■／Ｏはすべて初期状態に
もどつて次の起動を待たねばならない。データ転送の過
程にあるｌ／Ｏをプログラムでリセツトするのはハード
ウエアの状態により必ずしも可能ではない。従つてここ
に、ソフトウエアでなく、・・−ドウエアで初期状態に
戻す手段が必要になる。本発明の効果としては、ＣＰＵ
が予約している共用入出力バス内のＩ／０も選択的にリ
セツトすることを可能にすることによジ、プログラムの
介在なしにハードウエアでリセツトでき、計算機システ
ム全体の効率を向上させることができる。
ＰＵとデータ転送をしていた■／Ｏはすべて初期状態に
もどつて次の起動を待たねばならない。データ転送の過
程にあるｌ／Ｏをプログラムでリセツトするのはハード
ウエアの状態により必ずしも可能ではない。従つてここ
に、ソフトウエアでなく、・・−ドウエアで初期状態に
戻す手段が必要になる。本発明の効果としては、ＣＰＵ
が予約している共用入出力バス内のＩ／０も選択的にリ
セツトすることを可能にすることによジ、プログラムの
介在なしにハードウエアでリセツトでき、計算機システ
ム全体の効率を向上させることができる。
第１図は一般的な共用入出力バス構成を示す図、第２図
は第１図の制御手順を説明する図、第３図はデータ処理
システムを示す図、第４図はデータ処理システムのより
具体的な図、第５図はコントロールテーブルの一例を示
す図、第６図は共通うセツトラインを示す図、第７図本
発明による個別リセツトラインを示す図、第８図は第７
図の具体的な一実施例を示す図である。 １０・・・・・・双方向リセツトライン、１００・・・
・・・送受信ゲート、２００・・・・・・エンコーダ、
３００・・・・・・ラツチ回路、６００・・・・・・コ
ントロールテーブル、７００．．．・．．カウンタ、１
１００−・・・・・比較器、ＢＣ・・・・・・バス制御
装置。
は第１図の制御手順を説明する図、第３図はデータ処理
システムを示す図、第４図はデータ処理システムのより
具体的な図、第５図はコントロールテーブルの一例を示
す図、第６図は共通うセツトラインを示す図、第７図本
発明による個別リセツトラインを示す図、第８図は第７
図の具体的な一実施例を示す図である。 １０・・・・・・双方向リセツトライン、１００・・・
・・・送受信ゲート、２００・・・・・・エンコーダ、
３００・・・・・・ラツチ回路、６００・・・・・・コ
ントロールテーブル、７００．．．・．．カウンタ、１
１００−・・・・・比較器、ＢＣ・・・・・・バス制御
装置。
Claims (1)
- １ 入出力装置が共用入出力バスに接続され、複数個の
中央処理装置がそれぞれ専用バスに接続され、該共用入
出力バスと専用バスがバス間結合部を介して接続されて
おり、該中央処理装置はそれぞれ共用入出力バスに接続
された共用入出力バス制御装置の制御のもとに、バス間
結合部を介して該入出力装置を共用して使用するように
なつているものにおいて、該共用入出力バス制御装置と
バス間結合部及び入出力装置間にけそれぞれ個別のリセ
ットラインが設けられ、該共用入出力バス制御装置は、
各入出力装置毎に要求を出した中央処理装置に対応する
バス間結合部の番号を少なくとも記憶するコントロール
テーブルを有し、バス間結合部より入出力装置のリセッ
ト要求があつた場合、該コントロールテーブルを参照し
、対応する入出力装置を選択的に該リセットラインを用
いてリセットするようにしたことを特徴とする共用入出
力バス制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53081010A JPS5949608B2 (ja) | 1978-07-05 | 1978-07-05 | 共用入出力バス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53081010A JPS5949608B2 (ja) | 1978-07-05 | 1978-07-05 | 共用入出力バス制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS559248A JPS559248A (en) | 1980-01-23 |
| JPS5949608B2 true JPS5949608B2 (ja) | 1984-12-04 |
Family
ID=13734526
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53081010A Expired JPS5949608B2 (ja) | 1978-07-05 | 1978-07-05 | 共用入出力バス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5949608B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103189808A (zh) * | 2010-11-04 | 2013-07-03 | 三菱电机株式会社 | 数控加工程序生成方法及其装置、以及使计算机执行该方法的程序 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5987936A (ja) * | 1982-11-10 | 1984-05-21 | Hitachi Ltd | 板材の打抜き装置 |
| JPS62114733A (ja) * | 1985-11-12 | 1987-05-26 | Nissan Motor Co Ltd | プレス加工方法 |
| JPS62145453A (ja) * | 1985-12-20 | 1987-06-29 | Tokyo Juki Ind Co Ltd | デ−タ処理システム |
| JPH0688085B2 (ja) * | 1986-05-09 | 1994-11-09 | 株式会社アマダ | パンチプレス |
| JPS63130227A (ja) * | 1986-11-19 | 1988-06-02 | Amada Co Ltd | プレスによる追切り加工方法および装置 |
| DE3739029C2 (de) * | 1986-11-19 | 1996-03-28 | Amada Co | Stanz- bzw. Nibbelverfahren und Vorrichtung hierfür |
| JPH0785815B2 (ja) * | 1993-08-27 | 1995-09-20 | 株式会社アマダ | 追切り加工用金型 |
-
1978
- 1978-07-05 JP JP53081010A patent/JPS5949608B2/ja not_active Expired
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103189808A (zh) * | 2010-11-04 | 2013-07-03 | 三菱电机株式会社 | 数控加工程序生成方法及其装置、以及使计算机执行该方法的程序 |
| CN103189808B (zh) * | 2010-11-04 | 2015-06-24 | 三菱电机株式会社 | 数控加工程序生成方法及其装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS559248A (en) | 1980-01-23 |
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